適用于12 bit流水線ADC采樣保持電路的設(shè)計(jì)

本文采用一種全差分電荷轉(zhuǎn)移型結(jié)構(gòu)的采樣保持電路，這種結(jié)構(gòu)可以很好地消除與輸入信號(hào)無(wú)關(guān)的電荷注入和時(shí)鐘饋通；通過(guò)底極板采樣技術(shù)，消除與輸入信號(hào)相關(guān)的電荷注入和時(shí)鐘饋通；使用柵壓自舉電路來(lái)消除開(kāi)關(guān)的非線性。同時(shí)采用折疊式增益增強(qiáng)運(yùn)算放大器，減小由于有限增益和不完全建立帶來(lái)的誤差。該采樣保持電路在5 V電源電壓，20 MS／s采樣頻率下，在輸入信號(hào)為奈奎斯特頻率時(shí)，無(wú)雜散動(dòng)態(tài)范圍(SFDR)為76 dB，采樣精度達(dá)到0.012％，滿足12 bit精度要求。

在A/D轉(zhuǎn)換器中，采樣保持電路作為其前端最關(guān)鍵的模塊，它的性能直接決定了整個(gè)ADC的性能。

隨著CMOS技術(shù)的迅猛發(fā)展，CMOS圖像傳感器以其高集成度、低功耗、低成本等優(yōu)點(diǎn)，已廣泛用于超微型數(shù)碼相機(jī)、手機(jī)等圖像采集的領(lǐng)域。而流水線模數(shù)轉(zhuǎn)換器以其高速、低功耗、中高精度而被廣泛應(yīng)用于圖像傳感器的芯片級(jí)和列級(jí)A／D轉(zhuǎn)換器中。當(dāng)前，流水線A／D轉(zhuǎn)換器比較成熟的國(guó)際水平已達(dá)到14 bit 10 MHz。國(guó)內(nèi)已流片成功的大多數(shù)是10 bit流水線A／D轉(zhuǎn)換器，因此10 bit以上的高精度流水線A／D轉(zhuǎn)換器還需要進(jìn)一步研究。

1?采樣保持電路

圖1為本文設(shè)計(jì)的采樣保持電路結(jié)構(gòu)，該結(jié)構(gòu)稱(chēng)為電荷轉(zhuǎn)移型采樣保持電路。



它的工作時(shí)序如圖2所示，clk1和clk2是兩相不交疊時(shí)鐘，控制采樣保持電路分別工作于采樣相和保持相；clkb為clkl的反相。當(dāng)clk1為高電平時(shí)，電路進(jìn)入采樣相，運(yùn)放兩個(gè)輸入端被短路，輸入信號(hào)存儲(chǔ)在采樣電容Cs上；clk2為高電平時(shí)，電路進(jìn)入保持相，將差分電荷轉(zhuǎn)移到反饋電容Cf上。



在從采樣相向保持相轉(zhuǎn)變的過(guò)程中，clklpp，clklp，clkl依次關(guān)斷，實(shí)現(xiàn)了底極板采樣，以減少開(kāi)關(guān)時(shí)鐘饋通和溝道電荷注入的影響；且只有差分電荷轉(zhuǎn)移到反饋電容Cf上，共模電荷一直保存在采樣電容Cs上。因此，這種結(jié)構(gòu)可以處理共模范圍較大的輸入信號(hào)。

2?采樣電容、開(kāi)關(guān)的選取和設(shè)計(jì)

2.1?采樣電容的選取

在采樣保持電路中，采樣電容的取值對(duì)電路的性能有直接的影響。采樣電容越小，熱噪聲就大，因?yàn)闊嵩肼曋饕呻娐分械拈_(kāi)關(guān)導(dǎo)通電阻產(chǎn)生，其方差是開(kāi)關(guān)電容值的函數(shù)(σ²_thermal≈kT／C，其中k為波爾茲曼常量，T為絕對(duì)溫度)，則電路的信噪比(SNR)就降低。如果采樣電容較大，會(huì)使電路的功耗增大，速度變慢，而此時(shí)信噪比主要受量化噪聲的限制，沒(méi)有明顯改善。因此在設(shè)計(jì)時(shí)，把噪聲限制在一定范圍之內(nèi)，得到電容的最小值，再犧牲一些功耗和速度，取稍大電容值即可。本文所設(shè)計(jì)的ADC具有12 bit分辨率，量化范圍為±1 V。如果要求由熱噪聲與量化噪聲所引起的SNR最多能下降1 dB，即需滿足：kT／Cs<△²／46.3，△為1 LSB對(duì)應(yīng)的幅度。根據(jù)上式算出，采樣電容Cs>0.8 pF，取Cs=Cf=1 pF。

2.2? 采樣開(kāi)關(guān)的設(shè)計(jì)

2.2.1 開(kāi)關(guān)類(lèi)型的選取

在采樣保持電路中，開(kāi)關(guān)的性能對(duì)電路有著非常重要的影響。因此對(duì)于圖1中的開(kāi)關(guān)作了詳細(xì)設(shè)計(jì)。在電路設(shè)計(jì)時(shí)，考慮到性能和功耗的優(yōu)化，在對(duì)性能沒(méi)有明顯影響時(shí)，盡可能采用簡(jiǎn)單電路，否則以性能為主。圖1中SW2和SW3處的開(kāi)關(guān)主要用于連接到共模參考電壓，短接輸入端，短接輸出端，對(duì)其性能要求不是很高，故采用簡(jiǎn)單的NMOS開(kāi)關(guān)和CMOS互補(bǔ)型開(kāi)關(guān)。在SWl處由于采樣開(kāi)關(guān)線性度對(duì)電路采樣相的線性性能影響最大，如果用一個(gè)簡(jiǎn)單的NMOS開(kāi)關(guān)，當(dāng)輸入信號(hào)電壓變化時(shí)，其導(dǎo)通電阻也隨之變化，這在實(shí)際工作中會(huì)引起較大的誤差。而CMOS開(kāi)關(guān)其導(dǎo)通電阻雖有所減小，但隨輸入信號(hào)的變化，其柵-源電壓會(huì)隨之改變，因此信號(hào)仍有失真，所以本文采用了一種線性度更好的柵壓自舉開(kāi)關(guān)。

2.2.2? 開(kāi)關(guān)參數(shù)設(shè)計(jì)

由于小尺寸的開(kāi)關(guān)會(huì)帶來(lái)大的導(dǎo)通電阻，嚴(yán)重影響電路的速度，而大尺寸的開(kāi)關(guān)則會(huì)引入非常大的饋通電容，對(duì)前級(jí)造成明顯的影響。在本電路中，NMOS開(kāi)關(guān)的W／L為12／1時(shí)仿真性能最好；對(duì)于CMOS互補(bǔ)型開(kāi)關(guān)，其導(dǎo)通電阻的線性度受p管和n管的寬長(zhǎng)比比例影響。所以要對(duì)管子的寬長(zhǎng)比進(jìn)行優(yōu)化。經(jīng)過(guò)仿真發(fā)現(xiàn)，在本電路中，當(dāng)PMOS和NMOS的寬度比為2.8／1時(shí)，導(dǎo)通電阻Ron在整個(gè)工作范圍內(nèi)變化最小，線性度最好。柵壓自舉開(kāi)關(guān)的電路結(jié)構(gòu)如圖3所示。它由時(shí)鐘倍增電路、傳輸管和柵-源電壓控制電路組成。由于傳輸管M1的柵-源電壓V_gs恒定為V_DD，因此自舉開(kāi)關(guān)的導(dǎo)通電阻R_on較小，且基本恒定，線性度較好。圖4為輸入正弦信號(hào)時(shí)，開(kāi)關(guān)傳輸管M₁的V_gs仿真波形，從圖中可以看出，其V_gs基本不變，由于受M₁柵上的寄生電容的影響，柵源電壓略小于V_DD。


3 運(yùn)算放大器(OTA)的設(shè)計(jì)

OTA是采樣保持電路的核心，它決定了該采樣保持電路的精度和建立時(shí)間。由于該采樣保持電路運(yùn)用于12 bit 20 MHz流水線ADC，則要求該放大器的輸出在25 ns的建立時(shí)間內(nèi)穩(wěn)定在最終值0.012％。如果將OTA設(shè)為單極點(diǎn)放大器，則可估算出OTA的直流增益最好能達(dá)到84 dB以上，單位增益帶寬必須大于72 MHz。為了能達(dá)到較好的性能，一般都留有一定的余量，因此實(shí)際上設(shè)計(jì)中要比這些值大很多?？紤]到普通一級(jí)運(yùn)放的增益不夠高；兩級(jí)運(yùn)放則速度上又達(dá)不到，故本文采用增益增強(qiáng)的折疊式共源共柵運(yùn)放。

本文采用的放大器為如圖5所示的帶有A1和A2兩個(gè)輔助放大器的增益增強(qiáng)型折疊式共源共柵放大器。從工程設(shè)計(jì)角度考慮，采用統(tǒng)一模塊化可簡(jiǎn)化設(shè)計(jì)過(guò)程，減少設(shè)計(jì)出錯(cuò)的可能性。因此輔助放大器也采用折疊式共源共柵結(jié)構(gòu)，所有偏置電壓都由一個(gè)偏置電路產(chǎn)生，并取偏置電流為主運(yùn)放的1／10，以減小功耗。其中，Al以NMOS管作為輸入端，A2以PMOS管作為輸入端?？紤]到這兩個(gè)運(yùn)放的直流輸出是為主運(yùn)放的M7，M8，M9，M10提供直流偏置，不需要大范圍的波動(dòng)，因此采用一種簡(jiǎn)單實(shí)用的共模反饋。另外，輔助放大器的單位增益帶寬至少與主放大器的帶寬相等，稍大則穩(wěn)定時(shí)間會(huì)更短一些，因此可在其輸出端接電容來(lái)調(diào)節(jié)帶寬，將其控制在主運(yùn)放第二極點(diǎn)內(nèi)的合適位置。主運(yùn)放則采用連續(xù)時(shí)間型共模反饋。



4?性能仿真和芯片版圖

本電路采用CSMC公司的0.5μm CMOS工藝庫(kù)，應(yīng)用Spectre對(duì)運(yùn)算放大器和采樣保持電路進(jìn)行仿真驗(yàn)證，表1為典型條件下(TT(工藝角)，27℃)運(yùn)算放大器的性能參數(shù)。從表中可以看出，運(yùn)算放大器的性能滿足采樣保持電路要求。表中：V為電源電壓；C_F為負(fù)載電容；G為直流增益；GBW為單位增益帶寬；?為相位裕度；P_diss抵為功耗。



在采樣保持電路的輸入端加差分電壓1 V，時(shí)鐘頻率為20 MHz，仿真結(jié)果表明輸出電壓達(dá)到LSB／2(0.012％)精度內(nèi)所需要的時(shí)間為14 ns，完全滿足12 bit的精度要求。

圖6是在采樣頻率為20 MHz下，對(duì)由輸入信號(hào)為Nyquist頻率(9.819 3 MHz)，Vp-p=2 V的正弦信號(hào)，所得到的輸出信號(hào)頻譜圖。從圖中可以看出電路的SFDR為76 dB，完全滿足系統(tǒng)要求。



圖7為運(yùn)算放大器的版圖，面積為288μm×128 μm(包括主電路、輔助放大器、偏置和共模反饋電路)。該運(yùn)算放大器作為一個(gè)核心模塊已流片測(cè)試。測(cè)試結(jié)果表明該放大器性能與仿真值相近，功能正確，可用于該采樣保持電路中。



5? 結(jié)論

本文設(shè)計(jì)了一個(gè)可用于12 bit，20 MS／s流水線ADC中的采樣／保持電路。該電路使用CSMC公司的0.5μm CMOS工藝庫(kù)，在20 MS／s采樣頻率下，當(dāng)輸入信號(hào)的頻率為9.8193 MHz時(shí)，SFDR為76 dB，精度達(dá)0.012％，完全滿足12 bit要求。本文運(yùn)用增益增強(qiáng)型折疊式運(yùn)算放大器，以獲得較高的增益和帶寬。同時(shí)采用柵壓自舉開(kāi)關(guān)，并通過(guò)對(duì)電路中的開(kāi)關(guān)組合優(yōu)化，極大的提高了電路的線性性能；采用全差分結(jié)構(gòu)、底極板采樣來(lái)消除電荷注入和時(shí)鐘饋通。該采樣保持電路能夠直接應(yīng)用于高速高精度模／數(shù)轉(zhuǎn)換器等各種高速模擬系統(tǒng)中。