高速CMOS鐘控電壓比較器的設(shè)計(jì) - 全文

　　本文通過理論和仿真對(duì)比較器結(jié)構(gòu)進(jìn)行了分析，優(yōu)化預(yù)放大電路和比較電路，設(shè)計(jì)了一種由預(yù)放大級(jí)、判斷級(jí)、輸出級(jí)構(gòu)成的鐘控比較器。把時(shí)鐘脈沖應(yīng)用于比較器的設(shè)計(jì)，極大地提高了比較器的性能和速度，該結(jié)構(gòu)的比較器具有低輸入失調(diào)電壓和低踢回噪聲的特點(diǎn)，速度快，精度高，適用于高速Flash ADC電路。

　　1　比較器電路設(shè)計(jì)

　　比較器總體電路如圖1所示。本文采用的高速比較器結(jié)構(gòu)包括預(yù)放大級(jí)、判斷級(jí)和輸出級(jí)。其中預(yù)放大級(jí)放大比較器的輸入信號(hào)以提高輸入信號(hào)的靈敏度，并且把比較器的輸入信號(hào)與來自正反饋級(jí)的踢回噪聲隔離開;判斷級(jí)對(duì)經(jīng)過放大的輸入信號(hào)進(jìn)行比較;輸出級(jí)把比較級(jí)的輸出信號(hào)放大到數(shù)字邏輯電平。下面具體討論各部分電路結(jié)構(gòu)。

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　　圖1　比較器整體電路圖

　　1. 1　預(yù)放大級(jí)電路

　　在高速比較器中，為了使判斷級(jí)的輸入信號(hào)在盡可能短時(shí)間內(nèi)到達(dá)，要求前置放大器有很高的帶寬，同時(shí)為了提高增益，需要采用多級(jí)放大實(shí)現(xiàn)。本文中的預(yù)放大級(jí)為兩級(jí)，M1 和M2 組成差分輸入電路結(jié)構(gòu)，可以得到較強(qiáng)的共模抑制能力，提高比較器對(duì)噪聲的抑制能力。M5 和M6 構(gòu)成二極管連接的負(fù)載，M3 和M4 組成交叉耦合的負(fù)載，用來提高放大器的增益。M7 和M8 組成第二級(jí)放大器。比較器的輸入電容由M1 和M2 管的尺寸決定。本設(shè)計(jì)將著重關(guān)注電路的速度，因此輸入差分對(duì)晶體管使用最小柵長。

　　1. 2　判斷級(jí)電路

　　判斷級(jí)電路是比較器的核心，應(yīng)該能分辨出毫伏量級(jí)的輸入信號(hào)差。本文采用具有回滯效應(yīng)的判斷電路，這種結(jié)構(gòu)使用正反饋結(jié)構(gòu)來實(shí)現(xiàn)兩個(gè)信號(hào)的比較，速度快、精度高，而且能抑制信號(hào)上的噪聲。

　　該電路通過把M9 和M10管的柵極交叉互聯(lián)，實(shí)現(xiàn)正反饋，以提高判斷電路的增益。當(dāng)時(shí)鐘信號(hào)CLK為高電平時(shí)，判斷電路的輸出依賴于輸入信號(hào)，比較器處于比較狀態(tài)，在下一個(gè)時(shí)鐘階段，也就是時(shí)鐘信號(hào)CLK為低電平時(shí)，M13管截止，比較器停止比較，處于鎖存狀態(tài)，記下CLK為低電平時(shí)的比較器輸入狀態(tài)，把輸出信號(hào)鎖存為邏輯“1”或“0”。時(shí)鐘信號(hào)CLK為高電平時(shí)。

　　此時(shí)判斷級(jí)電路是一個(gè)雙穩(wěn)態(tài)交叉耦合電路。

　　如果io + < io - ，M9 和M12導(dǎo)通，M10和M11截止，此時(shí)判斷級(jí)的等效電路如圖2 ( b)所示。如果β1 1 =β12 =βA，β9 =β1 0 =βB ，則vo + =VDS9≈ 0 V (此時(shí)M9 導(dǎo)通) ，vo - 為; 當(dāng)io + > io - 時(shí)， M10和M11導(dǎo)通，M9 和M12截止，此時(shí)判斷級(jí)的等效電路如圖2 ( c)所示， vo + 為。因此vo +和vo - 的最大值不超過2VTHN 。分析判斷級(jí)的等效電路可以得到由圖2 ( b)的狀態(tài)到圖2 ( c)的狀態(tài)的轉(zhuǎn)換電流值為: io + =βB ·io - /βA ，由圖2 ( c)的狀態(tài)到圖2 ( b)的狀態(tài)的轉(zhuǎn)換電流值為: io - =βB ·io + /βA ， 這個(gè)電流臨界點(diǎn)也是輸出電壓發(fā)生轉(zhuǎn)換的臨界點(diǎn)。如果βA =βB ， 那么， 輸出電壓的轉(zhuǎn)換將發(fā)生在電流io + = io - 的時(shí)候。如果βA 與βB 不等，那就會(huì)使比較器表現(xiàn)出磁滯現(xiàn)象。

　　1. 3　輸出緩沖級(jí)電路結(jié)構(gòu)

　　比較器的最后一級(jí)是輸出緩沖級(jí)(又被稱為后放大器) ，其主要作用是把判斷電路的輸出信號(hào)轉(zhuǎn)化為數(shù)字邏輯電平(0 V或1. 8 V) ，輸出緩沖器的輸入是一對(duì)差分信號(hào)，沒有壓擺率的限制。本文采用自偏置的差分放大器( self2biasing differential am2p lifier)作為輸出緩沖級(jí)，同時(shí)在放大器的輸出端加兩級(jí)反相器，用作附加的增益級(jí)，并實(shí)現(xiàn)負(fù)載電容和自偏置差分放大器之間的隔離。

　　圖3所示是一個(gè)自偏置的差分放大器，它包括兩個(gè)差分放大器，每一個(gè)均作為另一個(gè)的負(fù)載。M15和M16的柵極沒有連接到外部偏置，而是連接到M17和M18的漏級(jí)，形成負(fù)反饋環(huán)路，來實(shí)現(xiàn)差分放大器尾電流的自適應(yīng)。M15和M16工作在線性區(qū)，可以獲得大的輸出電壓擺率，使得輸出電壓直接轉(zhuǎn)換到數(shù)字邏輯電平。當(dāng)M17和M18的柵極電壓增大時(shí)，M17和M18的漏級(jí)電壓下降，并使M15導(dǎo)通，電流增大，這個(gè)電流通過M19流向連接在M19和M20漏極的輸出電容。在這種情況下，M16的電流為零。當(dāng)M17和M18的柵極電壓下降時(shí)，M16導(dǎo)通，那么大電流經(jīng)過輸出電容通過M16泄露。因此，這一結(jié)構(gòu)的電路具有吸入和供出大電流的能力，且沒有靜態(tài)電流，這個(gè)特性非常適合于高速比較器的應(yīng)用。

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　　圖3　自偏置差分放大器

　　2　電路的優(yōu)化設(shè)計(jì)

　　2. 1　速度優(yōu)化

　　比較器的工作速度與預(yù)運(yùn)放的增益、時(shí)間常數(shù)和判斷級(jí)的時(shí)間常數(shù)有關(guān)。圖4給出了預(yù)運(yùn)放交流小信號(hào)等效電路圖。

　　在該電路中， gm1 = gm2 ， gm3 = gm4 ， gm5 = gm6 ， CA =CB ，由圖可得預(yù)運(yùn)放的傳輸函數(shù)為:

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　　從式(2)可以看出，只要gm5小于gm3 ，預(yù)運(yùn)放的極點(diǎn)就在左半S 平面， 系統(tǒng)將是穩(wěn)定的。預(yù)運(yùn)放的直流增益為:

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　　從式(4)可看出，由于添加了交叉耦合負(fù)載M3和M4 ，預(yù)運(yùn)放的增益提高了gm3 / ( gm3﹣ gm5 )倍， 只要調(diào)整M3、M4 與M5、M6 的寬長比， 即調(diào)整gm3與gm5之比，就可方便地調(diào)整預(yù)運(yùn)放的增益提升量。

　　從式( 2) 還可以看出， 預(yù)運(yùn)放的時(shí)間常數(shù)為CA / ( gm 3﹣ gm5 ) ，降低預(yù)運(yùn)放的時(shí)間常數(shù)需要減小預(yù)運(yùn)放輸出端的電容，同時(shí)合理選擇差分對(duì)管的偏置電流并適當(dāng)提高gm5與gm 3的差。

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　　圖4　預(yù)運(yùn)放交流小信號(hào)等效電路圖。

　　當(dāng)時(shí)鐘信號(hào)CLK為低電平時(shí)，判斷級(jí)的等效電路如圖5所示。其中Vi9和Vi10分別為M9 和M10漏極的初始電壓， C9、R9 和C10、R10分別為M9、M10管漏級(jí)到地的電容與電阻，理想情況下M9 和M10完全對(duì)稱， R9 = R10 = R， C9 =C10 =C。

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　　圖5　( a)判斷級(jí)等效原理圖， ( b)小信號(hào)等效模型。

　　由圖5 ( b)小信號(hào)模型得到比較器傳輸延時(shí)的時(shí)間常數(shù)為:

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　　其中τ= RC， Iss為判斷級(jí)的尾電流源(M14 )電流。根據(jù)式(5) ，為了減小時(shí)間常數(shù)提高比較器的速度，一般可以采用最小尺寸的溝道長度，此外還可以增大判斷級(jí)的尾電流，但這也會(huì)帶來功耗增加和輸入共模范圍減小等不利因素。

　　2. 2　失調(diào)電壓

　　比較器的失調(diào)電壓主要來源于預(yù)運(yùn)放的失調(diào)電壓。它主要是由MOS管閾值電壓的失配和電流的失配引起的，它的標(biāo)準(zhǔn)差如下式

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　　其中：

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　　式中，δ21， 2是預(yù)運(yùn)放輸入差分對(duì)失調(diào)電壓的標(biāo)準(zhǔn)差，δ23， 5是預(yù)運(yùn)放負(fù)載管失凋電壓的標(biāo)準(zhǔn)差; AVTN ， AVTP ，AβN ， AβP分別是NMOS管和PMOS管工藝模型中閾值電壓的失配因子和電流的失配因子。從式( 6) 、(7) 、(8)可以看出，減小預(yù)運(yùn)放輸入差分對(duì)管和負(fù)載管的過驅(qū)動(dòng)電壓，并適當(dāng)增加它們的面積可有效地減小輸入失調(diào)電壓。但同時(shí)增大了漏極電容，降低比較器的速度。因此，比較器的設(shè)計(jì)需要在功耗、速度和精度之間進(jìn)行折中。

　　3　電路仿真

　　通過以上分析，使用Hsp ice進(jìn)行仿真與優(yōu)化，最終確定比較器的核心電路(預(yù)運(yùn)放與判斷級(jí)電路)內(nèi)各晶體管尺寸如表1所示。

　　表1　比較器核心電路各晶體管的寬長比

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　　在電源電壓1. 8 V、SM IC 0. 18μm CMOS工藝模型下，采用Hsp ice對(duì)前面設(shè)計(jì)的比較器電路進(jìn)行仿真。為了檢驗(yàn)比較器在各種工作情況下輸出的正確性，在比較器的輸入端加上幅度和極性隨時(shí)間變化的信號(hào)作為測試信號(hào)，工作時(shí)鐘頻率為500MHz，仿真波形如圖6所示。圖6 ( a) 、( b)中第一欄是時(shí)鐘控制信號(hào)CLK，第2欄是輸入信號(hào)Vin和參考電壓Vref ，第三欄是比較器的輸出信號(hào)Vout。通過對(duì)仿真結(jié)果進(jìn)行分析，在輸入信號(hào)為具有大跳變極端信號(hào)(在基準(zhǔn)參考電壓0. 8 V 下，兩信號(hào)為0. 81、0 V或是0. 79、1. 8 V)的情況下，比較器的最小精度為±0. 3 mV (基準(zhǔn)電壓1 V) ，仿真結(jié)果驗(yàn)證了比較器功能的正確性。

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　　圖6　比較器整體仿真波形

　　4　結(jié)論

　　本文設(shè)計(jì)了一個(gè)基于1. 8 V電源電壓、時(shí)鐘頻率可以達(dá)到500MHz的高速鐘控電壓比較器，采用預(yù)放大級(jí)、判斷級(jí)、輸出緩沖級(jí)結(jié)構(gòu)，每一級(jí)的電路結(jié)構(gòu)簡單，通過對(duì)各個(gè)部分電路的特點(diǎn)進(jìn)行分析，優(yōu)化了前置放大器的晶體管的尺寸，實(shí)現(xiàn)了高速、高精度、低功耗的要求。在SMIC 0. 18μm CMOS工藝模型下，采用Hspice對(duì)電路進(jìn)行仿真，結(jié)果表明在500 MHz的時(shí)鐘頻率下，比較精度可達(dá)0. 3 mV，功耗僅為26. 6μW，該電路可以應(yīng)用在高速Flash ADC電路中。