運放電路的設(shè)計 - 全差分斬波運放電路和T/H解調(diào)技術(shù)

　　本文設(shè)計的斬渡放大器為CMOS全差分電路結(jié)構(gòu)。由斬波開關(guān)、主運放電路、輸出級和共模反饋電路四部分組成。電路的工作電壓范圍2.5V～5.5V。斬波運算放大器的電路結(jié)構(gòu)如圖2所示。

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　　圖2 斬波運放的電路結(jié)構(gòu)

　　輸入斬波開關(guān)完成對音頻信號的調(diào)制作用，斬波開關(guān)在時鐘上沿和下沿都會引入殘余電壓失調(diào)，圖3為零輸入時殘余失調(diào)電壓的波形。

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　　圖3(a)殘余失調(diào)電壓(b)斬波信號

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　　圖4T/H解調(diào)及控制時序

　　通過對CMOS開關(guān)特性分析可以得出等效輸入殘余失調(diào)電壓為Vos,rmts=2Vspiketfch，其中t是MOS開關(guān)的時間常數(shù)，從此式可以看出消除殘余電壓失調(diào)有三種方法：

　　1.降低斬波頻率：

　　2.減小輸入電阻;

　　3.減小斬波開關(guān)的電荷注入效應(yīng)。

　　由于MOS管1/f噪聲的拐角頻率一般都在幾十KHz以上，減小斬波頻率不能很好地對1/f噪聲進行調(diào)制，而輸入電阻只與信號源內(nèi)阻有關(guān)，在設(shè)計中很難將輸入電阻降低，因此只能考慮減小開關(guān)的電荷注入效應(yīng)。為此輸入斬波開關(guān)采用互補時鐘結(jié)構(gòu)，在尺寸上使用最小線寬，一方面能夠減小傳輸?shù)膶?dǎo)通電阻，提供較大的電壓擺幅;另一方面減小了電荷注入和饋通的影響，降低了殘余電壓失調(diào)?？紤]到PMOS管比NMOS管的1/f噪聲特性好，所以輸入管MP1和MP2采用大面積的PMOS管，既能減小因器件的失配引起的電壓失調(diào)，又可以降低晶體管1/f噪聲的拐角頻率，改善運放的噪聲特性。

　　為了更小地降低殘余電壓失調(diào)，fold—cascode運放的輸出采用T/H解調(diào)技術(shù)，電路結(jié)構(gòu)和時序如圖4。該電路的工作原理：在跟蹤信號時K1~K4閉合，K5~K8斷開，輸出信號保持在電容C1和C2上，當電路輸出時，K1~K4斷開，K5~K8閉合，C1和C2的電壓值加載到負載電容C3上求和。由于C2上的電壓疊加到負載電容時經(jīng)過了反向，因此放大器的殘余電壓失調(diào)能夠有效地抵消。由于解調(diào)器采用高阻結(jié)點斬波。因此可以使用較小面積的NMOS管開關(guān)，減小對輸出極點的影響。

　　主運放采用全差分折疊式cascode結(jié)構(gòu)，在Class-D的結(jié)構(gòu)中，由于輸出功率MOSFET大電流的頻繁開啟，產(chǎn)生的電磁干擾(EMI)會在電源上形成很強的紋波，在實際應(yīng)用中發(fā)現(xiàn)當芯片工作在5V的電源電壓下，EMI引起的電源波動能達到±2V，全差分結(jié)構(gòu)既可以提高運放的電源抑制比和共模抑制比，減弱電源噪聲和共模噪聲的影響，而且避免了鏡像極點，因而對于更大的帶寬仍能表現(xiàn)出穩(wěn)定的特性。

　　為了提供更高的增益和電壓輸出擺幅，在fold-cascode后加入共源運放輸出級。采用二級運放后.對運放的頻率穩(wěn)定性進行分析。暫時不考慮斬波開關(guān)的影響，可以推斷該電路至少有三個LHP極點，它們分別是miller補償電容引入的主極點Wp1，輸出濾波電容產(chǎn)生的輸出極點Wpout。為第一非主極點，以及folded-cascode(MN1的漏端、MN3的源端)引入的非極點Wp3，三者之間的關(guān)系為Wp1

　　共模反饋電路由MN7～MN10、MP10-MP12構(gòu)成，輸入一端接VDD/2的基準電壓，另一端接主運放的共模輸出，共模檢測電路由電阻和電容構(gòu)成.經(jīng)過誤差放大后調(diào)控主運放的偏置電流。