高性能串行總線IEEE-1394簡(jiǎn)介 - 復(fù)雜模塊接口的獨(dú)立設(shè)計(jì)

　　IEEE-1394A 它不僅僅是一項(xiàng)只能在某些領(lǐng)域使用的新技術(shù)，它有著廣泛的市場(chǎng)空間，甚至有可能成為未來(lái)的總線標(biāo)準(zhǔn)。盡管IEEE-1394A目前還沒(méi)有被PC廠商廣泛采用，但是它在數(shù)字圖像領(lǐng)域內(nèi)的重要作用已經(jīng)為世人所關(guān)注。作為一種數(shù)據(jù)傳輸?shù)拈_(kāi)放式技術(shù)標(biāo)準(zhǔn)，IEEE-1394A被應(yīng)用在許多領(lǐng)域。目前，IEEE-1394技術(shù)使用最廣的還是數(shù)字圖像領(lǐng)域，支持的產(chǎn)品包括數(shù)字相機(jī)或攝像機(jī)等。然而IEEE-1394的潛在市場(chǎng)遠(yuǎn)非這些，無(wú)論在計(jì)算機(jī)硬盤(pán)還是在網(wǎng)絡(luò)互連等方面，該協(xié)議都有其廣闊的用武之地。總體上，IEEE-1394A具有廉價(jià)，占用空間小，速度快，支持熱插拔，支持同步和異步傳輸?shù)忍攸c(diǎn)。

　　從系統(tǒng)結(jié)構(gòu)而言，IEEE-1394系統(tǒng)分為應(yīng)用層、管理層，事務(wù)層、鏈路層(link)和物理層(PHY)幾個(gè)部分。物理層和鏈路層由于相對(duì)穩(wěn)定，性能要求較高，往往做成ASIC，其余部分通常由相關(guān)軟件來(lái)完成。

　　這里定義的接口用于連接相同廠商或不同廠商的1394串行總線接口的物理層和鏈路層專用集成電路(ASIC)，并為1394系統(tǒng)未來(lái)的升級(jí)提供了支持。在IEEE-1394A中，PHY/link層接口單列成一章，足見(jiàn)其重要性。本文在IEEE-1394A的基礎(chǔ)上，提出了這種接口的解決方案，性能經(jīng)過(guò)驗(yàn)證達(dá)到了該協(xié)議中所要求的指標(biāo)。

　　五、復(fù)雜數(shù)字邏輯EDA簡(jiǎn)介

　　EDA(Electronic Design Automation),是在計(jì)算機(jī)平臺(tái)上，利用軟件開(kāi)發(fā)工具進(jìn)行數(shù)字，模擬，數(shù)?；旌想娮与娐吩O(shè)計(jì)的方法，是電子設(shè)計(jì)領(lǐng)域中最具活力和最有發(fā)展前途的一項(xiàng)技術(shù)。其中數(shù)字邏輯設(shè)計(jì)已經(jīng)比較成熟。與傳統(tǒng)的設(shè)計(jì)方法相比，EDA工具縮短了設(shè)計(jì)周期，降低了開(kāi)發(fā)成本，提高了設(shè)計(jì)的可靠性。

　　IEEE-1394A的PHY/link接口的復(fù)雜邏輯設(shè)計(jì)，采用了先進(jìn)的EDA技術(shù)，進(jìn)行 Top-Down的設(shè)計(jì)。邏輯設(shè)計(jì)的結(jié)果通過(guò)FPGA/CPLD驗(yàn)證后，進(jìn)一步制成ASIC。圖5是基本EDA邏輯設(shè)計(jì)流程。

　　復(fù)雜邏輯的開(kāi)發(fā)需要兩部分工具：1)邏輯仿真和綜合工具; 2)FPGA/CPLD布局布線工具;

　　FPGA/CPLD都是可編程邏輯器件，生產(chǎn)廠家較多，型號(hào)各異。其中比較典型的就是Xilinx公司的FPGA(現(xiàn)場(chǎng)可編程門(mén)陣列)器件系列和Altera公司的CPLD(復(fù)雜可編程邏輯器件)器件系列。采用 FPGA/CPLD芯片進(jìn)行系統(tǒng)開(kāi)發(fā)，具有以下幾個(gè)優(yōu)點(diǎn)：

　　可實(shí)現(xiàn)強(qiáng)大功能。隨著VLSI工藝的不斷提高，其單片邏輯門(mén)數(shù)已達(dá)到百萬(wàn)門(mén)級(jí)，內(nèi)嵌多種特殊模塊，所能實(shí)現(xiàn)的功能也越來(lái)越強(qiáng)，同時(shí)也可以實(shí)現(xiàn)系統(tǒng)集成。

　　研發(fā)投入低。FPGA/CPLD芯片在出廠之前都做過(guò)可靠的測(cè)試，設(shè)計(jì)人員只需通過(guò)相關(guān)的軟硬件環(huán)境來(lái)完成芯片的功能設(shè)計(jì)，所以節(jié)省了許多潛在的花費(fèi)。

　　開(kāi)發(fā)周期短，采用EDA設(shè)計(jì)方法，設(shè)計(jì)人員不需要具備專門(mén)的IC深層次知識(shí)，在較短的時(shí)間內(nèi)就可完成電路的邏輯設(shè)計(jì)和芯片的制作，快速將產(chǎn)品推向市場(chǎng)。

　　可在線編程?；赟RAM/FLASH的FPGA/CPLD，用戶可以反復(fù)地編程、擦除、使調(diào)試/升級(jí)都十分方便，亦可用同一芯片實(shí)現(xiàn)不同的功能。

　　FPGA/CPLD開(kāi)發(fā)工具包括軟件和編程器，開(kāi)發(fā)軟件一般有芯片生產(chǎn)廠家提供，也有一些優(yōu)秀的第三方軟件可以選用。EDA開(kāi)發(fā)軟件包括輸入工具、編譯器仿真工具、綜合工具、及布局布線、版圖設(shè)計(jì)等工具。Verilog 高級(jí)硬件描述語(yǔ)言的使用，使邏輯設(shè)計(jì)輸入更為簡(jiǎn)化，更為準(zhǔn)確。

　　在設(shè)計(jì)測(cè)試中使用的EDA工具有：硬件描述語(yǔ)言Verilog，仿真工具M(jìn)odelSim，綜合工具Synplify，布局布線工具M(jìn)axplus等。設(shè)計(jì)測(cè)試采用ALTERA公司的ACEX1K系列低價(jià)位的CPLD芯片，它具有3萬(wàn)基本邏輯單元多，位內(nèi)嵌存儲(chǔ)單元，基本可以滿足一般的邏輯設(shè)計(jì)要求。

　　六、接口結(jié)構(gòu)功能簡(jiǎn)介

　　接口分別屬于IEEE-1394節(jié)點(diǎn)系統(tǒng)的物理層和鏈路層模塊，是物理層和鏈路層的子模塊，負(fù)責(zé)物理層和鏈路層的控制信號(hào)、數(shù)據(jù)包和狀態(tài)報(bào)告的傳輸。物理層和鏈路層之間主要依靠Ctrl[1:0]、Dn[n:0]、LReq、LPS、LinkOn和SClk 六組信號(hào)線來(lái)進(jìn)行傳輸控制信號(hào)和其間的多種數(shù)據(jù)包。

　　鏈路層取得接口控制權(quán)時(shí)，可能需要傳輸?shù)陌ǎ鹤x數(shù)據(jù)請(qǐng)求包(RdReg)、寫(xiě)數(shù)據(jù)請(qǐng)求包(WrReg)、立即仲裁請(qǐng)求數(shù)據(jù)包(ImmReq)、公平仲裁請(qǐng)求數(shù)據(jù)包(FairReq)、優(yōu)先仲裁請(qǐng)求數(shù)據(jù)包(PriReq)，和等時(shí)仲裁請(qǐng)求數(shù)據(jù)包(IsoReq)。

　　物理層取得接口控制權(quán)時(shí)，除了可能傳輸總線上傳來(lái)的所有的數(shù)據(jù)包，還可能傳輸狀態(tài)信息包和讀請(qǐng)求響應(yīng)包。

　　在1394總線系統(tǒng)中，物理層/鏈路層主要實(shí)現(xiàn)物理層和鏈路層模塊之間的定時(shí)服務(wù)，數(shù)據(jù)請(qǐng)求，數(shù)據(jù)服務(wù)，仲裁請(qǐng)求和仲裁服務(wù)。

　　Ctrl[1:0]是該接口的控制信號(hào)。相同的信號(hào)隨接口控制權(quán)所屬模塊不同而不同。Dn[n:0]是接口的數(shù)據(jù)線，用來(lái)傳輸接口的數(shù)據(jù)包，也是該接口獨(dú)具特色的一點(diǎn)。它支持S100，S200和S400和更高的速度，數(shù)據(jù)總線的帶寬與總線速度相適應(yīng)：在以100Mbps傳輸時(shí)，接口只用D[0:1]來(lái)傳輸數(shù)據(jù)，傳輸速度每增加100Mbps,傳輸數(shù)據(jù)時(shí)接口將多用兩根數(shù)據(jù)線。由于項(xiàng)目要求系統(tǒng)傳輸最高速度為400Mbps，所以接口中共有八根數(shù)據(jù)線。這樣，如果加快傳輸速度，只是物理層芯片模擬部分提高處理頻率，在整個(gè)芯片數(shù)字部分，數(shù)據(jù)時(shí)鐘頻率保持不變，與串行總線速度相獨(dú)立，使得未來(lái)的系統(tǒng)升級(jí)成為可能。LReq信號(hào)線來(lái)傳輸請(qǐng)求信號(hào)，包括讀寫(xiě)寄存器請(qǐng)求和仲裁請(qǐng)求等，根據(jù)請(qǐng)求，物理層響應(yīng)傳輸操作。

　　LPS是用于指示鏈路層電源和功能是否正常。

　　另外，協(xié)議中還規(guī)定了該接口配有Direct數(shù)字微分編碼器(digital differentiators)選通端，用以增加對(duì)物理層和鏈路層芯片之間隔離的支持。根據(jù)接口模塊獨(dú)立設(shè)計(jì)的思想，該接口實(shí)現(xiàn)過(guò)程中，主要技術(shù)難點(diǎn)主要有以下幾點(diǎn)：

　　接口與上下層模塊之間的握手協(xié)議需要仔細(xì)的設(shè)計(jì)。由于該接口傳輸?shù)臄?shù)據(jù)包大小不一，使接口同上下層模塊內(nèi)部的連接變得復(fù)雜，這部分協(xié)議沒(méi)有提及，必須自己小心地設(shè)計(jì)該協(xié)議，目標(biāo)是使上下層模塊同接口的連接簡(jiǎn)明扼要，并且高效，盡可能地減少接口到相應(yīng)模塊的傳輸延遲，這樣物理層和鏈路層的握手等動(dòng)作所消耗的時(shí)間也將相應(yīng)減少，得到更高的數(shù)據(jù)吞吐量。

　　接口傳輸多種格式和功能的數(shù)據(jù)包，傳送不同的數(shù)據(jù)包時(shí)，物理/鏈路層接口的動(dòng)作和響應(yīng)都不同。如果處理不當(dāng)，會(huì)極大地增加了接口實(shí)現(xiàn)時(shí)的復(fù)雜度和規(guī)模。

　　規(guī)范定義的Ctrl和Dn定時(shí)匹配成為很主要的矛盾。接口依靠Ctrl[1:0]來(lái)傳輸和識(shí)別控制信號(hào)，以產(chǎn)生相應(yīng)動(dòng)作。在物理層把接口控制權(quán)交接給鏈路層時(shí)，協(xié)議中要求不超過(guò)兩個(gè)周期。但在系統(tǒng)中，各層發(fā)送和識(shí)別控制信號(hào)需要一定的時(shí)間，接口必須盡可能少地減少這個(gè)時(shí)間，使響應(yīng)模塊識(shí)別控制信號(hào)。

　　以下將針對(duì)以上幾個(gè)難點(diǎn)簡(jiǎn)述我們?cè)陧?xiàng)目中的實(shí)現(xiàn)方法。