三模冗余在ASIC設(shè)計(jì)中的實(shí)現(xiàn)方法

星載計(jì)算機(jī)系統(tǒng)處于空間輻照環(huán)境中，可能會(huì)受到單粒子翻轉(zhuǎn)的影響而出錯(cuò)，三模冗余就是一種對(duì)單粒子翻轉(zhuǎn)有效的容錯(cuò)技術(shù)。通過(guò)對(duì)三模冗余加固電路特點(diǎn)的分析，提出了在ASIC設(shè)計(jì)中實(shí)現(xiàn)三模冗余的2種方法。其一是通過(guò)Syno-psys的綜合工具DesignCompiler對(duì)原設(shè)計(jì)進(jìn)行綜合，然后修改綜合后的門(mén)級(jí)網(wǎng)表再次綜合；其二是直接建立采用三模冗余加固的庫(kù)單元。

1 三模冗余介紹
??? 三模冗余(TMR)技術(shù)是一種時(shí)序電路加固技術(shù)，其基本思想是對(duì)于待加固模塊生成2個(gè)相同的模塊，再通過(guò)多數(shù)表決輸出，這樣即使有一個(gè)模塊發(fā)生故障電路依然可以正常工作。三模冗余在結(jié)構(gòu)上又有空間冗余和時(shí)間冗余之分，時(shí)間冗余就是3路時(shí)鐘信號(hào)之間存在一定延遲，延遲值應(yīng)大于SEU翻轉(zhuǎn)的最大脈寬。時(shí)間冗余的作用是對(duì)于時(shí)序電路的輸入毛刺，最多只有一路時(shí)鐘會(huì)采樣到錯(cuò)誤值，因此可以有效地防止組合邏輯毛刺所帶來(lái)的錯(cuò)誤。圖1是采用普通時(shí)空三模冗余加固的觸發(fā)器的電路圖(以后簡(jiǎn)稱(chēng)TMR觸發(fā)器)，其中VOTER為多數(shù)表決器的組合電路。

??? 雖然三模冗余技術(shù)可以極大地提高系統(tǒng)的可靠性，但是代價(jià)也是巨大的。由TMR的基本結(jié)構(gòu)不難看出采用TMR技術(shù)的2個(gè)缺點(diǎn)：首先由于進(jìn)行了硬件冗余導(dǎo)致芯片面積增大到原來(lái)的3倍多；其次由于三路時(shí)鐘信號(hào)之間的延遲和在輸出端加入了表決電路，在關(guān)鍵路徑上引入了額外的延時(shí)，導(dǎo)致電路的運(yùn)行速度下降。
??? 如果設(shè)計(jì)中2個(gè)觸發(fā)器之間的關(guān)鍵路徑延遲太短(比如移位寄存器)，圖1的三模冗余電路結(jié)構(gòu)在運(yùn)行中可能會(huì)出現(xiàn)電路輸出不定態(tài)和電路狀態(tài)錯(cuò)誤的問(wèn)題，圖2是一個(gè)采用三模冗余加固的4位移位寄存器的電路圖，圖中的TMR_DFF模塊的電路如圖1所示。

圖3為三模冗余加固后的寄存器的頂層模塊的仿真波形圖，圖中標(biāo)線處電路的狀態(tài)出現(xiàn)了錯(cuò)誤(由輸入d可以看出正確的狀態(tài)應(yīng)該是在第3個(gè)時(shí)鐘上升沿后輸出才變?yōu)?)，其原因是由于TMR_DFF是組合邏輯輸出，在第1個(gè)上升沿的時(shí)候，reg0的輸入D經(jīng)clk，clk_skew[1]采樣后，out[0]變?yōu)?，reg1的輸入out[0]經(jīng)clk_skew[0]采樣后，其q2(圖1電路中的信號(hào))變?yōu)?，電路狀態(tài)仍為1，在第二個(gè)上升沿來(lái)的時(shí)候，由于reg1的q2已經(jīng)為1，所以reg2的輸入out1經(jīng)clk采樣后，其q0變?yōu)?，多數(shù)表決后out1變?yōu)?，電路狀態(tài)為3，reg2的輸入out1經(jīng)clk_skew[1]，clk_skew[0]采樣后，其q1，q2變高，輸出out2變高，電路狀態(tài)變?yōu)?，就出現(xiàn)了狀態(tài)出錯(cuò)的狀況。

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??? 如果減小時(shí)鐘間的延遲，電路可能會(huì)出現(xiàn)不定態(tài)，原因也是由于組合邏輯的提前輸出，這里就不再討論了。