ADC性能提高的建議

　　雖然ADC看起來(lái)非常簡(jiǎn)單，但它們必須正確使用才能獲得最優(yōu)的性能。ADC具有與簡(jiǎn)單模擬放大器相同的性能限制，比如有限增益、偏置電壓、共模輸入電壓限制和諧波失真等。ADC的采樣特性需要我們更多地考慮時(shí)鐘抖動(dòng)和混疊。以下一些指南有助于工程師在設(shè)計(jì)中充分發(fā)揮ADC的全部性能。

　　模擬輸入

　　要認(rèn)真對(duì)待ADC的模擬輸入信號(hào)，盡量使它保持干凈，“無(wú)用輸入”通常會(huì)導(dǎo)致“數(shù)字化的無(wú)用輸出”。模擬信號(hào)路徑應(yīng)遠(yuǎn)離任何快速開(kāi)關(guān)的數(shù)字信號(hào)線，以防止噪聲從這些數(shù)字信號(hào)線耦合進(jìn)模擬路徑。

　　雖然簡(jiǎn)化框圖給出的是單端模擬輸入，但在高性能ADC上經(jīng)常使用差分模擬輸入。差分驅(qū)動(dòng)ADC可以提供更強(qiáng)的共模噪聲抑制性能，由于有更小的片上信號(hào)擺幅，因此一般也能獲得更好的交流性能。差分驅(qū)動(dòng)一般使用差分放大器或變壓器實(shí)現(xiàn)。變壓器可以提供比放大器更好的性能，因?yàn)橛性捶糯笃鲿?huì)帶來(lái)影響總體性能的額外噪聲源。但是，如果需要處理的信號(hào)含有直流成份，具有隔直流特性的變壓器就不能用。在設(shè)計(jì)預(yù)驅(qū)動(dòng)電路時(shí)必須考慮驅(qū)動(dòng)放大器的噪聲和線性性能。需要注意的是，因?yàn)楦咝阅蹵DC通常有非常高的輸入帶寬，因此在ADC輸入引腳處直接濾波可以減少混入基帶的寬帶噪聲數(shù)量。

　　參考輸入

　　參考輸入應(yīng)看作是另一個(gè)模擬輸入，必須盡可能保持干凈。參考電壓(VREF)上的任何噪聲與模擬信號(hào)上的噪聲是沒(méi)有區(qū)別的。一般ADC的數(shù)據(jù)手冊(cè)上會(huì)規(guī)定要求的去耦電容。這些電容應(yīng)放置在離ADC最近的地方。為了節(jié)省電路板面積，PCB設(shè)計(jì)師有時(shí)會(huì)將去耦電容放在PCB的背面，這種情況應(yīng)盡可能避免，因?yàn)檫^(guò)孔的電感會(huì)降低高頻時(shí)電容的去耦性能。VREF通常用來(lái)設(shè)置ADC的滿刻度范圍，因此減小VREF電壓值會(huì)減小ADC的LSB值，使得ADC對(duì)系統(tǒng)噪聲更加敏感(1V滿刻度10位ADC的LSB值等于1V/210=1mV)。

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　　圖1：典型的模數(shù)轉(zhuǎn)換器功能框圖

　　時(shí)鐘輸入

　　根據(jù)具體的應(yīng)用，數(shù)字時(shí)鐘輸入可能與模擬輸入具有同等的重要性。ADC中有兩大噪聲源：一個(gè)是由輸入信號(hào)的量化引起的(正比于ADC中的位數(shù))，另一個(gè)是由時(shí)鐘抖動(dòng)引起的(在錯(cuò)誤時(shí)間點(diǎn)采樣輸入信號(hào))。根據(jù)以下公式，在非過(guò)采樣ADC應(yīng)用中量化噪聲將限制最大可能的信噪比(SNR)值。

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　　其中，N為ADC的位數(shù)、SNR為信噪比。

　　從直觀感覺(jué)這是有意義的：每增加一位，ADC編碼的總數(shù)量就會(huì)增加一倍，量化不確定性可降低一半(6dB)。因此理論上一個(gè)10位ADC可以提供61.96dB的SNR。根據(jù)以下等式，采樣時(shí)鐘上的任何抖動(dòng)都會(huì)進(jìn)一步降低SNR：

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　　其中，SNRj是受抖動(dòng)限制的SNR，fa是模擬輸入頻率，tj是時(shí)鐘抖動(dòng)的均方根(rms)值。

　　用抖動(dòng)等于8ps的采樣時(shí)鐘數(shù)字化70MHz的模擬信號(hào)，可以得到接近49dB SNR的有限抖動(dòng)，相當(dāng)于將10位ADC的性能降低到了約8位。時(shí)鐘抖動(dòng)必須小于2ps才能取得等效于10位ADC的SNR。還有許多影響SNR的二階因素，但上述等式是非常好的一階接近函數(shù)。差分時(shí)鐘常用來(lái)減小抖動(dòng)。

　　電源輸入

　　大多數(shù)ADC有分離的電源輸入，一個(gè)用于模擬電路，一個(gè)用于數(shù)字電路。推薦在盡量靠近ADC的位置使用足夠多的去耦電容。盡量減少PCB的過(guò)孔數(shù)量，并減小從ADC電源引腳到去耦電容的走線長(zhǎng)度，從而使ADC和電容之間的電感為最小。就像參考電壓去耦一樣，電路板設(shè)計(jì)師為了節(jié)省電路板面積有時(shí)會(huì)把去耦電容放在芯片下方PCB板的背面，基于同樣的理由，這種情況也應(yīng)避免。ADC數(shù)據(jù)手冊(cè)一般會(huì)提供推薦的去耦方案。為了達(dá)到特定的性能，電源和地經(jīng)常會(huì)采用專(zhuān)門(mén)的PCB層實(shí)現(xiàn)。

　　數(shù)字輸出

　　ADC開(kāi)關(guān)數(shù)字信號(hào)輸出會(huì)產(chǎn)生瞬時(shí)噪聲，并向后耦合到ADC中敏感的模擬電路部分，從而引發(fā)故障。縮短輸出走線長(zhǎng)度以減小ADC驅(qū)動(dòng)的電容負(fù)載有助于減小這一影響，在ADC輸出端放置串行電阻也可以降低輸出電流尖峰。ADC數(shù)據(jù)手冊(cè)通常對(duì)此也有一些設(shè)計(jì)建議。