關(guān)于小信號(hào)輸出阻抗的模擬仿真技術(shù)

測一個(gè)cascode的輸出阻抗，直接在源端加直流電壓源AC=1，然后讓直接AC仿真，最后用電壓除以電流，得出輸出阻抗。一切需要求Rout的電路也可以通過加vcvs實(shí)現(xiàn)，得到它的輸出阻抗。

前幾天看到自己之前計(jì)算的design error budget，其中有關(guān)于Rout的具體要求和mismatch的最大值。一想到馬上要面臨的design review，頓時(shí)打了個(gè)激靈，嚇得跑去乖乖跑了一下仿真。

（一）Rout

一個(gè)簡單的cascode（或者一切需要求Rout的電路），如何得到它的輸出阻抗呢？

先扔出一個(gè)cadence的schematic：

（抱歉！為了能夠plot電流，我放了不少dc=0的vdc，比如V4，V5，V7.。。.。不知道為何直接plot那些transistor的電流，都不可以……如果大家有好的方法，請(qǐng)務(wù)必指教！）

VDD=1.2V。最上面兩排的pmos被兩個(gè)固定的電壓源bias。

因?yàn)槲业腸ascode是拿來bias BJT的，所以前兩路下面都是BJT（為什么要放兩個(gè)一樣的branch？那個(gè)……因?yàn)槲疫€有mismatch要跑）。最右邊的一路，有些特別。

最右邊的最下面是一個(gè)vcvs（還是analogLib那個(gè)libaray里面的）。之所以沒有直接加BJT，是擔(dān)心BJT的等效電阻破壞了這個(gè)求cascode Rout的支路。所以，我就只用了vcvs作為固定的DC偏置電壓。（其實(shí)再想想，直接用BJT也是可以的，關(guān)鍵在于上面的一個(gè)理想電感，數(shù)值越大越理想）。當(dāng)時(shí)沒想太多，所以就自作主張用了vcvs……

求解小信號(hào)都需要跑AC simulation，V=I*R，R=V/I

為了簡便，我就在最右邊加上了idc。這個(gè)idc的DC 是0，但是AC是1。因此，我需要得到的Rout就直接是被highlight的那條線的AC電壓了。

嗯，那就來跑個(gè)AC看看吧！

呼呼！長得蠻像opamp的AC曲線呢！

DC的時(shí)候，居然有32.8341GV，也就是說，Rout是32.8341GOhm。哇！真的很大呢！

對(duì)比一下手算的結(jié)果：P2的gds是2.386n，P3的gm是2.972u，gds是45.06n，所以粗略的計(jì)算，DC的Rout應(yīng)該是gm3/（gds2*gds3），也就是27.64GOhm。

嗯，總的來說，差別不是很大，畢竟實(shí)際的公式?jīng)]有這么粗略啦！

然后，因?yàn)槲业碾娐饭ぷ鲿r(shí)，會(huì)有一個(gè)100KHz的sampling clock，我就特地標(biāo)注了一下100KHz時(shí)候的數(shù)值，是1.8836GOhm。

之后，習(xí)慣折騰的本人，改變了一下P3的W和L。剛剛是1u/500n，我把它改成了2u/1u，然后重新跑了一遍，得到了新的結(jié)果：

P2的gds變化不大，P3的gm是2.918u，gds是12.32n。

對(duì)比一下上面的結(jié)果，變化最顯著的是gds3，明顯小了很多。因此，DC的Rout也變大成了96.4683GOhm。

嗯，意料之中啊！短溝道效應(yīng)。

等等！100KHz時(shí)，怎么變小了？從1.8836GOhm變成了1.18324GOhm……這也太……

寄生的cap增大了，所以下降的頻率被提前了?？磥?，若是結(jié)構(gòu)不變，想要大的DC gain，還是要付出一些額外的代價(jià)??！

為了驗(yàn)證自己的想法，作者君繼續(xù)調(diào)了P3到4u/2u，得到了下面的波形：

不出所料，DC的Rout也變大成了152.915GOhm。100KHz對(duì)應(yīng)的Rout也變小成了573.243MOhm。