濾波和抗干擾概述介紹 CPLD實(shí)現(xiàn)數(shù)字濾波和抗干擾平衡 - 全文

1 濾波和抗干擾概述

單片機(jī)應(yīng)用系統(tǒng)的輸入信號常含有種種噪聲和干擾，它們來自被測信號源、傳感器、外界干擾源等。為了提高測量和控制精度，必須消除信號中的噪聲和干擾。噪聲有兩大類：一類為周期性的；另一類為不規(guī)則的。前者的典型代表為50Hz的工頻干擾，一般采用硬件濾波，使用積分時間等于20ms的整數(shù)倍的雙積分A/D轉(zhuǎn)換器，可有效地消除其對信號的影響。后者為隨機(jī)信號，它不是周期信號，可用數(shù)字濾波方法予以消弱或?yàn)V除。所謂數(shù)字濾波，就是通過一定的計算或判斷程序來減少干擾信號在有用信號中的比重，故實(shí)際上它是一種軟件濾波。硬件濾波具有效率高的優(yōu)點(diǎn)，但要增加系統(tǒng)的投資和設(shè)備的體積，當(dāng)干擾的性質(zhì)改變時我們往往不得不重新搭接電路；軟件濾波是用程序?qū)崿F(xiàn)的，不需要增加設(shè)備，故投資少、可靠性高、穩(wěn)定性好，并且可以對頻率很低的信號實(shí)行濾波，隨著干擾的性質(zhì)改變只需修改軟件即可，具有靈活、方便、功能強(qiáng)的優(yōu)點(diǎn)，但要占用系統(tǒng)資源、降低系統(tǒng)的工作效率。一個傳統(tǒng)的實(shí)際系統(tǒng)，往往采用軟件和硬件相結(jié)合的濾波方法，這種結(jié)合是在兩者的優(yōu)缺點(diǎn)之間尋找一個平衡點(diǎn)。

硬件抗干擾主要采用隔離技術(shù)、雙絞線傳輸、阻抗匹配等措施抑制干擾。常用的隔離措施有采用A/D、D/A與單片機(jī)進(jìn)行隔離以及用繼電器、光電隔離器、光電隔離固態(tài)繼電器（SSR）等隔離器件對開關(guān)量進(jìn)行隔離。

軟件抗干擾主要利用干擾信號多呈毛刺狀、作用時間短等特點(diǎn)。因此，在采集某一狀態(tài)信號時，可多次重復(fù)采集，直到連續(xù)兩次或多次采集結(jié)果完全一致時才視為有效。若多次采集后，信號總是變化不定，可停止采集，給出報警信號。如果狀態(tài)信號是來自各類開關(guān)型狀態(tài)傳感器，對這些信號采集不能用多次平均方法，必須完全一致才行。在滿足實(shí)時性要求的前提下，如果在各次采集狀態(tài)信號之間增加一段延時，效果會更好，能對抗較寬的干擾。對于每次采集的最高次數(shù)限額和連續(xù)相同次數(shù)均可按實(shí)際情況適當(dāng)調(diào)整。對于擾亂CPU的干擾，可以采取指令冗余和軟件陷阱等抗干擾技術(shù)加以抑制。

2 利用

oo0為經(jīng)電平轉(zhuǎn)換后接近開關(guān)輸出的信號。當(dāng)oo0為低電平時，說明泵1未動作，封鎖三端與門，時鐘信號clki無法通過，計數(shù)器bcn3n不計數(shù)。同理，當(dāng)aa4為高電平時，亦封鎖三端與門（至于aa4如何變化及作用下文有介紹）。故當(dāng)oo0為高、aa4為低時，clki接通計數(shù)器CLK端。當(dāng)oo0和clr端任意一個為低時，計數(shù)器清零。計數(shù)器bcn3n由MAX+PLUSII的文本編輯器編輯，其文本如下：

其輸出aa4．．0等于計數(shù)器當(dāng)前的計數(shù)值。Aa4就是aa4．．0的最高位當(dāng)計數(shù)值達(dá)到10H（十六進(jìn)制）時，即aa4為高電平時，三端與門封鎖，計數(shù)器保持10H不變，除非有清零信號。其波形如圖2所示。

由波形可知，oo0為高，計數(shù)器開始計數(shù)。對于小的脈沖，計數(shù)器的最高位即aa4為低，認(rèn)為是干擾信號；只有當(dāng)aa4為“1”時才認(rèn)為oo0的脈沖信號有效，并通過aa4將時鐘脈沖阻斷，使計數(shù)器值不再增加。這樣做是為了防止由于oo0的脈沖不定寬，使aa4的電平不定，后面無法進(jìn)行處理。還應(yīng)注意的是，把oo0引入了清零信號。當(dāng)信號有較多毛刺時，若oo0為低時不清零則使計數(shù)器不斷累加，積累到一定程度，使aa4為1，系統(tǒng)將認(rèn)為有一有效脈沖信號，產(chǎn)生誤動作。

2.2 中斷申請信號產(chǎn)生

中斷申請信號由圖3電路生成。

圖中四個計數(shù)器的最高位接四端或門，只要有一路信號為高，或門輸出就為高，并經(jīng)過非門，輸出低電平，接于D觸發(fā)器的時鐘端。D觸發(fā)器的D端始終為高電平。D觸發(fā)器為上升沿觸發(fā)器，若輸入D為1，在時鐘脈沖的上升沿，把“1”送入觸發(fā)器，使Q＝“1”。只有在CLRN端的clr信號有效時，D觸發(fā)器清零，Q＝“0”。其波形如圖4所示。

只要有一路信號為高，D觸發(fā)器時鐘端為低。當(dāng)所有4路都為低時，時鐘端由低變高，在上升沿，Q變?yōu)椤?”，發(fā)出中斷請求信號。

如果多路脈沖信號有重疊，例如有兩路信號發(fā)生重疊，而中斷信號只有在四路都為低時才會產(chǎn)生，因此需要對信號進(jìn)行鎖存。本設(shè)計采用D觸發(fā)器來實(shí)現(xiàn)鎖存，電路如圖5所示。

當(dāng)aa4為由低變高時，a4變?yōu)楦唠娖?。由clr信號清零。

2.3 按鍵消抖及數(shù)據(jù)輸出

按鍵的消抖也通過計數(shù)器來實(shí)現(xiàn)，電路原理圖如圖6所示。

按鍵未按下時為高電平，封鎖時鐘信號。按鍵按下時，計數(shù)器開始計數(shù)。當(dāng)計數(shù)器輸出最高位為“1”時，亦封鎖時鐘信號，防止按鍵時間不定使需要的k14信號不定。當(dāng)按鍵信號為高電平時，對計數(shù)器清零，防止計數(shù)器累加干擾信號而造成誤動作。波形如圖7所示。

泵沖和按鍵經(jīng)處理后的信號a4、b4、c4、d4、k04、k14、k24、k34，經(jīng)74373掛于數(shù)據(jù)總線，如圖8所示。74373使能信號由圖9電路產(chǎn)生。

它采用文本編輯，具體如下：

若單片機(jī)發(fā)出讀81XXH地址中數(shù)的信號，則選通此373，讀出其數(shù)。

以上介紹了采用CPLD實(shí)現(xiàn)數(shù)字濾波及抗干擾。該設(shè)計已在產(chǎn)品開發(fā)中成功應(yīng)用，效果良好，達(dá)到了預(yù)期的目的。前面我們已經(jīng)提到，一個傳統(tǒng)的設(shè)計，往往在軟件濾波和硬件濾波兩者的優(yōu)缺點(diǎn)之間尋找一個平衡點(diǎn)。用我們通常的成語來講，這樣做可以說是揚(yáng)長避短或取長補(bǔ)短。一直以來，我們都把這兩個成語看成是褒義的，不過細(xì)細(xì)品味一下其中的韻味似乎并不完全是好的代表：發(fā)揚(yáng)長處固然值得稱道，但回避短處未必是解決問題的最佳途徑，畢竟回避并不能解決問題的本質(zhì)，哪怕是取其長處來彌補(bǔ)短處，也不是長遠(yuǎn)出路。應(yīng)該直接去克服掉短處為佳。采用CPLD則可將軟硬件濾波的優(yōu)點(diǎn)兼而有之，同時將它們的缺點(diǎn)摒棄，從而達(dá)到揚(yáng)長去短的目的。用CPLD實(shí)現(xiàn)濾波只占用較少的資源，故可用其實(shí)現(xiàn)其它數(shù)字電路，同時實(shí)現(xiàn)濾波。