基于AD603和AD8320芯片實(shí)現(xiàn)數(shù)字AGC的原理與設(shè)計(jì)

1 引言

在數(shù)字中頻接收機(jī)中，把A／D轉(zhuǎn)換提前到中頻部分，為保證A／D轉(zhuǎn)換的動(dòng)態(tài)范圍和系統(tǒng)帶寬，要求低噪聲放大器和自動(dòng)增益控制AGC（Automatic Gain Control）電路能夠提供大動(dòng)態(tài)范圍的自動(dòng)增益控制。AGC系統(tǒng)由可變增益放大器和反饋回路組成。反饋回路從可變增益放大器的輸出中提取幅度自動(dòng)調(diào)節(jié)可變增益放大器的增益，當(dāng)輸入可變增益放大器的信號幅度增大時(shí)，反饋回路控制其增益按一定關(guān)系減?。粶p小時(shí)，其增益則按一定關(guān)系增大。這樣無論輸入信號的強(qiáng)弱，經(jīng)AGC放大后都能得到電平基本恒定的輸出信號，從而保證系統(tǒng)的動(dòng)態(tài)范圍。數(shù)字AGC的反饋部分由數(shù)字處理實(shí)現(xiàn)，與模擬AGC相比，降低調(diào)試難度而且增強(qiáng)了穩(wěn)定性、收斂性和精確性。

2 數(shù)字AGC的原理與設(shè)計(jì)

采用ADI公司的可變增益放大器、數(shù)字可控增益放大器和FPGA實(shí)現(xiàn)大動(dòng)態(tài)范圍的自動(dòng)增益控制，這兩個(gè)增益放大器均采用ADI公司的先進(jìn)工藝技術(shù)，且能提供精確的線性放大，受溫度影響很小。

圖1為數(shù)字AGC系統(tǒng)原理框圖，包括可變增益放大器AD603、數(shù)字可控增益放大器AD8320、A／D轉(zhuǎn)換器AD9220、D／A轉(zhuǎn)換器AD7801，而FPGA用于實(shí)現(xiàn)串行轉(zhuǎn)并行以及根據(jù)AD9220的ORT指示引腳進(jìn)行大動(dòng)態(tài)范圍的自動(dòng)增益控制。

圖1中，AD603是電壓可控增益放大器，增益由GPOS和GNEG引腳電壓差確定。當(dāng)GNEG=0.5V，GPOS在0～1 V變化時(shí)，AD603增益為-lO～30 dB，增益線性變化率為25 mV／dB。AD7801是8 bit D／A轉(zhuǎn)換器，其8 bit控制寄存器由FPGA控制CS和WR信號寫入，為AD603的GPOS端口提供增益控制電壓，輸出電壓為0～2．5 V。通過電阻網(wǎng)絡(luò)后輸出電壓變?yōu)?～1 V，實(shí)現(xiàn)AD603的增益可控。AD8320是數(shù)字可控增益放大器，具有一個(gè)8 bit串行輸入控制端口，可實(shí)現(xiàn)256個(gè)可編程增益設(shè)置，增益與8 bit串行控制字Code的關(guān)系為：

Gain（dB）=20log10（0．077×Code+0．316） （1）

式中，Code的范圍為0～255。

該控制接口支持SPI輸入控制標(biāo)準(zhǔn)，包括串行輸入字，時(shí)鐘和使能信號，增益變化為-10～26 dB，可達(dá)到36 dB的輸出增益范圍，8 bit串行輸入字隨8個(gè)CLK上升沿送入移位寄存器（高位在前），在這8個(gè)時(shí)鐘周期內(nèi)，使能信號為低時(shí)，不更新原來的控制字。經(jīng)過8個(gè)時(shí)鐘周期整個(gè)新的控制字全部送入移位寄存器后，使能信號變?yōu)楦?，此時(shí)，數(shù)據(jù)鎖存，控制字更新，內(nèi)部時(shí)鐘屏蔽，禁止新的控制字輸入。

由于AD603的控制字為電壓，而AD8320的控制字為8bit控制字，為使用同一個(gè)控制字同時(shí)控制兩個(gè)增益的變化，以達(dá)到增大AGC動(dòng)態(tài)范圍的目的。因此，將FPGA產(chǎn)生的8bit串行控制字：一方面經(jīng)串行轉(zhuǎn)并行運(yùn)算送入8 bit D／A轉(zhuǎn)換器AD7801實(shí)現(xiàn)數(shù)模轉(zhuǎn)換，從而由電壓控制字控制AD603的增益變化；另一方面則采用8 bit串行控制字控制AD8320的增益變化，這樣由AD603和AD8320共同控制信號的AGC，當(dāng)控制字從0～255變化時(shí)，理論增益從- 20～56 dB，因此，達(dá)到76 dB的動(dòng)態(tài)范圍。

AD9220是12 bit高速A／D轉(zhuǎn)換器，其輸出范圍指示OTR信號和最高位指示MSB位的真值表和邏輯關(guān)系如表1所列。

當(dāng)模擬輸入信號在A／D轉(zhuǎn)換范圍內(nèi)時(shí)，OTR引腳產(chǎn)生低電平指示；當(dāng)模擬輸入信號電平溢出時(shí)，OTR引腳產(chǎn)生高電平指示；如果此時(shí)MSB位為低，則表示模擬輸入信號電平下溢出，此時(shí)應(yīng)該增大AGC；MSB位為高，則表示模擬輸入信號電平上溢出。FPGA根據(jù)OTR信號和MSB位對AGC進(jìn)行設(shè)置和調(diào)整。 OTR引腳將保持高電平，直到模擬輸入被調(diào)整在A／D轉(zhuǎn)換范圍內(nèi)且完成新的A／D轉(zhuǎn)換。

根據(jù)真值表得到AD9220的輸出OTR信號和MSB位與FPGA輸入信號OVER和UNDEROVER具有圖2所示的邏輯和時(shí)序關(guān)系，其中，邏輯關(guān)系圖 2a也反映了AD9220的輸出OTR信號和MSB位與FPGA的輸入信號OVER和UN-DEROVER之間的連接關(guān)系。

3 實(shí)驗(yàn)及仿真結(jié)果

AD603動(dòng)態(tài)范圍為40 dB且增益由GPOS和GNEG引腳的電壓差確定，并非由數(shù)字控制，而AD8320增益由數(shù)字控制，但動(dòng)態(tài)范圍只有36 dB。系統(tǒng)設(shè)計(jì)特點(diǎn)在于用同一個(gè)控制字同時(shí)更新可變增益放大器AD603和數(shù)字可控增益放大器AD8320，這樣，當(dāng)控制字從0～255變化時(shí)，理論上增益為-一20～56 dB，達(dá)到76 dB的大動(dòng)態(tài)范圍且增益由數(shù)字控制字決定。圖3為單獨(dú)的AD8320、AD603以及由同一控制字同時(shí)更新AD8320和AD603時(shí)控制字與增益的變化關(guān)系，可以看出該系統(tǒng)在信號很小時(shí)并不十分有效，所以實(shí)際AGC的動(dòng)態(tài)范圍達(dá)不到76 dB，圖4為輸出信號頻譜圖，在頻率為42 MHz時(shí)，最大增益可達(dá)61 dB。

數(shù)字AGC的功能主要由FPGA程序設(shè)計(jì)實(shí)現(xiàn)，該系統(tǒng)中送入兩個(gè)放大器控制字SDATA，由FPGA根據(jù)AD9220的輸出范圍指示端OTR信號和最高位指示端MSB位給出，仿真結(jié)果如圖5所示。

可見，當(dāng)A/D轉(zhuǎn)換器的輸入上溢出時(shí)，F(xiàn)PGA輸出8 bit控制字到反饋回路，控制增益字從255逐漸減小，直到A／D轉(zhuǎn)換器的輸入降低到其動(dòng)態(tài)范圍之內(nèi)，上溢出標(biāo)志OVER為0，此時(shí)控制字為247，如圖 5a所示；當(dāng)A／D轉(zhuǎn)換器的輸入下溢出時(shí)，F(xiàn)PGA輸出8 bit控制字到反饋回路，控制增益從上次鎖存的控制字247逐漸增大，直到A／D轉(zhuǎn)換器的輸入增大到其動(dòng)態(tài)范圍之內(nèi)，下溢出標(biāo)志UNDER-OVER為 0，此時(shí)控制字為255，如圖5b所示。這樣使不在A／D轉(zhuǎn)換器動(dòng)態(tài)范圍之內(nèi)的輸入信號在經(jīng)數(shù)字AGC后，在A／D轉(zhuǎn)換器的輸入端都能得到電平基本恒定的信號，從而保證系統(tǒng)的動(dòng)態(tài)工作范圍。

4 結(jié)束語

該系統(tǒng)設(shè)計(jì)的創(chuàng)新之處在于采用可變增益放大器AD603、數(shù)字可控增益放大器AD8320和FPGA實(shí)現(xiàn)大動(dòng)態(tài)范同的自動(dòng)增益控制，充分利用AD9220的兩個(gè)指示輸入信號范圍的輸出端口，利用FPGA編程，同時(shí)控制可變增益放大器和數(shù)字可控增益放大器，即用同一個(gè)控制字同時(shí)控制兩個(gè)增益變化，達(dá)到增大AGC動(dòng)態(tài)范圍的目的，機(jī)理簡單，易于實(shí)現(xiàn)。該系統(tǒng)設(shè)計(jì)在一定程度上克服了傳統(tǒng)AGC存在的缺陷，由于控制回路采用FPGA實(shí)現(xiàn)，所以響應(yīng)和收斂速度更快，性能更穩(wěn)定，從而簡化電子設(shè)備的調(diào)試，提高電子設(shè)備接收能力和接收機(jī)的工作性能。

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