SiC FET改進和應(yīng)用程序挑戰(zhàn)

從人類的角度來看，幾代人過得很慢，在人們的記憶中，從“嬰兒潮一代”到X到千禧一代（Y？）和Z，現(xiàn)在奇怪的是“A”。我想他們只是用完了字母。然而，在半導(dǎo)體領(lǐng)域，代際發(fā)展更快，自 4 年 750 月推出 2020V SiC FET 以來，SiC FET 現(xiàn)已達到第 <> 代。

第 3 代器件是市場領(lǐng)先的，關(guān)于它們相對于硅和 GaN 器件的優(yōu)勢已經(jīng)寫了很多，但 SiC 距離其理論性能極限還有一段路要走，因此第 4 代 SiC FET 級聯(lián)碼不可避免地以更好的性能進入世界。然而，對更快、更低損耗的開關(guān)的需求需要小心處理以避免過沖和振鈴，因此EMI抑制是一個重要的考慮因素。讓我們回顧一下這些改進并討論一些應(yīng)用程序挑戰(zhàn)。

雷達上的第 4 代改進

第 4 代 SiC FET 以多種方式改進第 3 代，最容易用“雷達”圖表來說明。

以大約6毫歐的器件為例，首先要注意的是額定電壓增加到750V。這在整流線路應(yīng)用中提供了有用的額外安全裕度，其中工作電壓的峰值可能遠遠超過400V，浪涌和尖峰可能會使其更高。反向回收能量Qrr幾乎減半，從而在硬開關(guān)應(yīng)用中顯著節(jié)省損耗，總開關(guān)能量也同樣降低。動態(tài)節(jié)能是由于更小的芯片，提供更好的品質(zhì)因數(shù)RDS（on） x A，并且芯片尺寸比第35代收縮3%，也提高了晶圓良率，從而提高了經(jīng)濟性。為了保持較小芯片從結(jié)到外殼的熱阻仍然合理，我們使用銀燒結(jié)芯片粘接和先進的晶圓減薄技術(shù)。短路耐受時間增加了一倍以上，最低導(dǎo)通電阻 750V/6mOhm FET 的體二極管浪涌電流額定值也是如此。有趣的是，導(dǎo)通電阻隨溫度的增加高于第 3 代，但從較低的值開始，正是這種效應(yīng)實際上有助于短路耐受時間額定值。同樣相關(guān)的是，第 4 代器件的導(dǎo)通和關(guān)斷開關(guān)能量為正溫度系數(shù)，而第 3 代器件為負(fù)，但第 4 代的 Eon 值低于第 3 代，并且在額定工作條件和溫度下，Eoff 的溫度系數(shù)相似。

生成 EMI 解決方案

SiC FET的極速是降低動態(tài)損耗所必需的，但高di/dt和dV/dt會帶來與電路寄生電感相互作用的高EMI風(fēng)險。這會產(chǎn)生振鈴和過沖，從而降低電壓裕量并使EMC合規(guī)性成為一個問題，因此通常需要邊沿速率控制。傳統(tǒng)解決方案涉及引入串聯(lián)電阻來驅(qū)動?xùn)艠O，但這會損害效率，增加延遲時間，并減少高頻軟開關(guān)電路中的最小導(dǎo)通時間和控制范圍。更好的解決方案是在漏極到源極之間安裝一個小型RC緩沖器，從而限制過沖和阻尼振鈴，而不會引入額外的損耗。在網(wǎng)站上查找用戶指南，以獲取一些推薦值，作為不同條件下不同設(shè)備的起點，RC 值非常小。對于軟開關(guān)應(yīng)用，只需一個電容器就足夠了。

并聯(lián)SiC FET會引起柵極電路中的振蕩，緩沖器有助于通過降低邊沿速率來防止這種情況，但也建議為每個器件以及導(dǎo)通和關(guān)驅(qū)動狀態(tài)使用單獨的柵極電阻。柵極連接中的串聯(lián)鐵氧體磁珠也是一種安全的解決方案，此外還有高頻直流母線去耦的良好實踐，以及具有優(yōu)化電壓和本地去耦的魯棒柵極驅(qū)動器。

第 4 代碳化硅 FET 具有支持系列

他們說，每一代人都比上一代人更成熟，“A一代”不超過12歲，已經(jīng)比絕大多數(shù)“嬰兒潮一代”更精通IT。第 4 代 SiC FET 附帶大量支持?jǐn)?shù)據(jù)、應(yīng)用說明和 UnitedSiC 在線 FET-Jet 計算器?，能夠指導(dǎo)您的器件選擇并顯示可用性能改進的實際價值。