對(duì)數(shù)字的需求：高速模數(shù)轉(zhuǎn)換器和雷達(dá)系統(tǒng)的挑戰(zhàn)和解決方案

Duncan Bosworth

現(xiàn)代先進(jìn)雷達(dá)系統(tǒng)在許多方面都面臨著挑戰(zhàn)，額外的操作要求包括需要支持多功能處理和動(dòng)態(tài)模式調(diào)整。此外，最近頻率分配的變化導(dǎo)致許多雷達(dá)系統(tǒng)可能在通信基礎(chǔ)設(shè)施和其他頻譜要求苛刻的系統(tǒng)附近運(yùn)行。隨著未來(lái)幾年頻譜擁塞的進(jìn)一步加劇，預(yù)計(jì)問(wèn)題將變得更加復(fù)雜，雷達(dá)系統(tǒng)需要適應(yīng)其環(huán)境和操作要求，這推動(dòng)了對(duì)認(rèn)知和數(shù)字雷達(dá)系統(tǒng)的需求。

對(duì)更多數(shù)字信號(hào)處理的需求正在推動(dòng)雷達(dá)信號(hào)鏈盡早過(guò)渡到數(shù)字信號(hào)鏈，使模數(shù)轉(zhuǎn)換器（ADC）更靠近天線，這反過(guò)來(lái)又引入了許多具有挑戰(zhàn)性的系統(tǒng)級(jí)考慮因素。為了進(jìn)一步探討這一點(diǎn)，圖1顯示了當(dāng)前典型X波段雷達(dá)系統(tǒng)的高級(jí)概述。在該系統(tǒng)中，通常使用兩個(gè)模擬混頻級(jí)。第一級(jí)將脈沖雷達(dá)回波混合至1 GHz左右的頻率，第二級(jí)混合至100 MHz至200 MHz范圍內(nèi)的IF，以便使用200 MSPS或更低的ADC對(duì)信號(hào)進(jìn)行采樣，分辨率為12位或更高。

圖1 .使用第一和第二中頻的雷達(dá)接收機(jī)架構(gòu)示例

在這種架構(gòu)中，頻率捷變和脈沖壓縮等方面可以在模擬域中實(shí)現(xiàn)，這可能需要對(duì)信號(hào)處理進(jìn)行修改和調(diào)整，但在大多數(shù)情況下，系統(tǒng)功能受到數(shù)字化速率的限制。應(yīng)該指出的是，即使以200 MSPS數(shù)據(jù)速率采樣，雷達(dá)處理也實(shí)現(xiàn)了重大飛躍，但隨著我們進(jìn)入這一演變的下一階段，我們需要進(jìn)一步向全數(shù)字雷達(dá)遷移。

近年來(lái)，每秒千兆采樣（GSPS）ADC通過(guò)將系統(tǒng)中的數(shù)字化點(diǎn)移至第一個(gè)混頻級(jí)之后，一直在推動(dòng)向更接近天線的數(shù)字過(guò)渡。使用模擬帶寬超過(guò)1.5 GHz的GSPS轉(zhuǎn)換器已經(jīng)支持第一個(gè)IF的數(shù)字化，但在許多情況下，當(dāng)前GSPS ADC的性能限制了該解決方案的可接受性，因?yàn)槠骷木€性度和噪聲頻譜密度無(wú)法滿足系統(tǒng)要求。

直到最近，高速ADC主要使用并行低壓差分信號(hào)（LVDS）接口作為在高速ADC和數(shù)字信號(hào)處理平臺(tái)（通常是FPGA）之間移動(dòng)數(shù)據(jù)的手段。然而，使用LVDS數(shù)據(jù)總線從轉(zhuǎn)換器輸出數(shù)據(jù)會(huì)帶來(lái)一些技術(shù)挑戰(zhàn)，因?yàn)閱蝹€(gè)LVDS總線的運(yùn)行需要遠(yuǎn)遠(yuǎn)超過(guò)IEEE標(biāo)準(zhǔn)的最大速率以及FPGA可以處理的速率。為了適應(yīng)這種情況，輸出數(shù)據(jù)被解復(fù)用到兩條或更一般的四條LVDS總線上，以降低每條總線的數(shù)據(jù)速率。例如，以超過(guò)10 GSPS的采樣速率工作的2位ADC通常需要將輸出解復(fù)用4倍，從而形成40位寬LVDS總線。由于許多雷達(dá)系統(tǒng)，尤其是相控陣，使用多個(gè)GSPS ADC，這很快就會(huì)成為難以管理的硬件開(kāi)發(fā)，需要布線和匹配長(zhǎng)度的通道如此之多，更不用說(shuō)互連所需的FPGA引腳數(shù)量了！

新型GSPS ADC提供的解決方案不僅可以克服現(xiàn)有挑戰(zhàn)，還可以進(jìn)一步優(yōu)化系統(tǒng)。為了支持更接近天線的數(shù)字化，這些轉(zhuǎn)換器提供無(wú)與倫比的線性度以及超過(guò) 3 GHz 的模擬帶寬，可實(shí)現(xiàn) L 和大多數(shù) S 頻段的欠采樣。這樣就可以在這些頻段內(nèi)直接進(jìn)行RF采樣，通過(guò)消除混頻器級(jí)來(lái)減少元件數(shù)量和系統(tǒng)尺寸。對(duì)于更高頻率的系統(tǒng)，這也允許使用更高的中頻，從而提供了減少混頻級(jí)和濾波器數(shù)量的選項(xiàng)，以及隨著可以使用各種中頻而增加頻率規(guī)劃選項(xiàng)的選項(xiàng)。

這些新器件更高的線性度和更低的噪聲頻譜密度進(jìn)一步使其可用于下一代雷達(dá)系統(tǒng)。隨著頻譜密度的增加，更高的動(dòng)態(tài)范圍對(duì)于能夠管理與雷達(dá)返回頻率相鄰的干擾信號(hào)至關(guān)重要。最新的GSPS ADC能夠提供超過(guò)75 dBc SFDR，比過(guò)去十年中可用的器件提高了近20 dBc。在與最近的通信基礎(chǔ)設(shè)施頻率分配競(jìng)爭(zhēng)時(shí)，這一重大飛躍更為重要。

模擬帶寬、線性度和噪聲的改善可能會(huì)成為設(shè)備制造商的下一個(gè)合乎邏輯的步驟。然而，新型GSPS ADC的兩個(gè)附加特性為系統(tǒng)設(shè)計(jì)人員提供了更多功能，并可能提高這些組件在未來(lái)系統(tǒng)中的可接受性：

JESD204B數(shù)據(jù)鏈路接口，以及

DSP功能嵌入在轉(zhuǎn)換器中，為系統(tǒng)設(shè)計(jì)人員提供了顯著優(yōu)勢(shì)和可能的節(jié)能選項(xiàng)。

JESD204B數(shù)據(jù)鏈路最近被引入許多高速ADC，但最顯著的好處是GSPS轉(zhuǎn)換器，其中LVDS接口已經(jīng)難以滿足系統(tǒng)需求。JESD204B是一種高速串行標(biāo)準(zhǔn)，能夠使用較少數(shù)量的差分互連（FPGA引腳）在高速ADC和FPGA或其他處理器之間傳輸數(shù)據(jù)。它是一種開(kāi)銷(xiāo)非常低的協(xié)議，基于 8b10b 編碼方案，支持高達(dá) 12.5 Gbps 的波特率。

要了解其優(yōu)勢(shì)，請(qǐng)考慮ADI公司的新型AD9625、2.0 GSPS、12位轉(zhuǎn)換器。該轉(zhuǎn)換器的輸出數(shù)據(jù)速率為24 Gbps。如果我們假設(shè)LVDS數(shù)據(jù)總線限制為1 Gbps并忽略數(shù)據(jù)打包問(wèn)題，則需要超過(guò)24個(gè)LVDS對(duì)來(lái)支持此接口，所有這些距離在硬件中布線時(shí)都需要長(zhǎng)度匹配的PCB走線。使用JESD204B，最特率僅為6.25 Gbps，只需204個(gè)JESD2B鏈路即可支持該轉(zhuǎn)換器的輸出。圖204清楚地顯示了這一優(yōu)勢(shì)，AD9625和FPGA之間僅路由2個(gè)JESD0B通道，以支持完整的<>.<> GSPS數(shù)據(jù)速率。

圖2 .采用JESD204B的GSPS FPGA夾層卡（FMC）PCB布線

此外，當(dāng)使用多個(gè)JESD204B通道時(shí)，對(duì)PCB走線長(zhǎng)度匹配的要求明顯放寬，因?yàn)闃?biāo)準(zhǔn)只需要在通道上對(duì)齊到920 ps，從而在各個(gè)JESD204B通道的路徑延遲之間提供了很大的差異。JESD204標(biāo)準(zhǔn)的最新“B”變體還支持確定性延遲，從而可以計(jì)算離開(kāi)高速ADC的數(shù)據(jù)與到達(dá)FPGA的數(shù)據(jù)之間的延遲。如果可以確定延遲，則可以在數(shù)字后處理中補(bǔ)償，以重新對(duì)齊和同步數(shù)據(jù)流，這是使用GSPS轉(zhuǎn)換器的相控陣和波束成形系統(tǒng)的關(guān)鍵要求。

JESD204B為硬件設(shè)計(jì)人員提供了顯著的優(yōu)勢(shì)，但新型高速ADC最有利的方面可能是增加了數(shù)字信號(hào)處理功能。下一代GSPS轉(zhuǎn)換器（如AD9625）基于65 nm或更精細(xì)的CMOS工藝幾何尺寸，能夠以這些高數(shù)據(jù)速率支持大量數(shù)字信號(hào)處理。在短期內(nèi)，高速ADC將提供內(nèi)置在器件中的運(yùn)行時(shí)可選數(shù)字下變頻器（DDC），如圖3所示。

圖3 .具有嵌入式DSP的新型GSPS ADC

雷達(dá)波形帶寬可能因應(yīng)用而異。例如，一些合成孔徑成像雷達(dá)波形需要數(shù)百M(fèi)Hz，而跟蹤雷達(dá)可能使用數(shù)十MHz寬甚至更小的波形。過(guò)去，將GSPS ADC移近天線意味著在某些情況下，大量不需要的帶寬被傳輸?shù)紽PGA或處理器。在現(xiàn)代FPGA和高速ADC中，功耗的很大一部分（如果不是大部分）與器件接口中的功耗有關(guān)，因此傳輸大量不需要的帶寬會(huì)不必要地增加系統(tǒng)的功耗。在未來(lái)的多模雷達(dá)中，動(dòng)態(tài)啟用DDC的能力提供了顯著的優(yōu)勢(shì)，可以卸載位于FPGA中的復(fù)雜處理。

DDC結(jié)合了數(shù)字數(shù)控振蕩器（NCO）和抽取濾波器，能夠從高速ADC的奈奎斯特頻段內(nèi)選擇信號(hào)帶寬和信號(hào)位置，并僅將所需的適當(dāng)數(shù)據(jù)傳輸?shù)叫盘?hào)處理設(shè)備。例如，考慮雷達(dá)在IF為30 MHz時(shí)使用800 MHz帶寬波形。如果使用ADC以2.0 GSPS的采樣速率和12位的分辨率進(jìn)行采樣，則數(shù)據(jù)的輸出帶寬將為1000 MHz，遠(yuǎn)遠(yuǎn)超過(guò)信號(hào)帶寬，轉(zhuǎn)換器的輸出數(shù)據(jù)速率將為3.0 GBps。如果使用DDC將數(shù)據(jù)抽取16倍，則抽取不僅能降低一些噪聲，而且輸出數(shù)據(jù)速率降低到625 MBps以下，從而僅使用單個(gè)JESD204B通道即可實(shí)現(xiàn)數(shù)據(jù)傳輸！這大大降低了所需的整體系統(tǒng)功耗。新型高速ADC能夠根據(jù)需要?jiǎng)討B(tài)配置DDC或旁路DDC，提供在不同模式之間切換的選項(xiàng)，以支持電源，并根據(jù)需要實(shí)施優(yōu)化的解決方案，并支持認(rèn)知雷達(dá)應(yīng)用所需的功能集。

AD9625等新型GSPS ADC為雷達(dá)系統(tǒng)架構(gòu)師提供了重要的選擇，其模擬帶寬和采樣速率可實(shí)現(xiàn)元件數(shù)量減少或直接RF采樣。借助JESD204B接口和嵌入式DSP選項(xiàng)，不再需要犧牲功耗和電路板復(fù)雜性來(lái)獲得這些優(yōu)勢(shì)。動(dòng)態(tài)配置高速ADC的能力提供了多功能支持，并滿足了創(chuàng)建全數(shù)字認(rèn)知雷達(dá)系統(tǒng)的目標(biāo)。

審核編輯：郭婷