淺談高壓SiC MOSFET發(fā)展歷程與研究現(xiàn)狀

作者：孫培元1，孫立杰1，薛哲1，佘曉亮1，韓若麟1，吳宇薇1，王來利1，張峰2

單位：?1.?西安交通大學(xué)電氣工程學(xué)院；2. 廈門大學(xué)物理科學(xué)與技術(shù)學(xué)院

摘要：碳化硅（SiC）金屬氧化物半導(dǎo)體場效應(yīng)晶體管（MOSFET）作為寬禁帶半導(dǎo)體單極型功率器件，具有頻率高、耐壓高、效率高等優(yōu)勢，在高壓應(yīng)用領(lǐng)域需求廣泛，具有巨大的研究價值?；仡櫫烁邏篠iC MOSFET器件的發(fā)展歷程和前沿技術(shù)進(jìn)展，總結(jié)了進(jìn)一步提高器件品質(zhì)因數(shù)的元胞優(yōu)化結(jié)構(gòu)，介紹了針對高壓器件的幾種終端結(jié)構(gòu)及其發(fā)展現(xiàn)狀，對高壓SiC MOSFET器件存在的瓶頸和挑戰(zhàn)進(jìn)行了討論。

01

引? 言

電力電子變換已經(jīng)逐步進(jìn)入高壓、特高壓領(lǐng)域，高壓功率器件是制約變換器體積、功耗和效率的決定性因素。特高壓交直流輸電、新能源并網(wǎng)、電動汽車等領(lǐng)域都對高電壓等級功率器件有著更高的要求和需求。目前，硅（Si）材料器件發(fā)展成熟、使用廣泛、性能可靠，然而其較小的禁帶寬度、擊穿電場和熱導(dǎo)率等特性大大制約了其在高功率、高電壓和高頻率下的應(yīng)用。SiC作為寬禁帶半導(dǎo)體之一，在人們的探索和研究中逐漸走進(jìn)了功率器件的舞臺，并憑借其比Si材料更高的禁帶寬度、擊穿場強和熱導(dǎo)率等優(yōu)良特性，打破了Si材料的極限，在高電壓等級和大功率電能變換應(yīng)用中體現(xiàn)出了較低的功率損耗、更高的開關(guān)頻率等優(yōu)越性能，具有極大的潛力。

在諸多開關(guān)器件中，高壓SiCMOSFET器件是一種具有輸入阻抗高、工作頻率高、無拖尾電流等特點的單極型功率器件，相較于其他單/雙極型開關(guān)器件具有以下優(yōu)越性：其開關(guān)損耗低，易于提高功率模塊整體效率；開關(guān)頻率高，降低了電容電感體積，利于電力電子變換器的整體小型化；工作環(huán)境溫度理論上可達(dá)600?℃，遠(yuǎn)超Si基器件，利于在高溫環(huán)境下的應(yīng)用。隨著SiC晶圓制造技術(shù)和柵氧工藝的日益成熟，已有不少國內(nèi)外廠家正在或已經(jīng)實現(xiàn)了1.2 kV等級器件的商品化。目前，高壓SiC MOSFET的單管擊穿電壓已經(jīng)達(dá)到15 kV。

高壓SiC MOSFET的結(jié)構(gòu)和技術(shù)存在著幾個重要瓶頸：1）器件漂移區(qū)的導(dǎo)通電阻隨電壓等級相應(yīng)增加，其他結(jié)構(gòu)（溝道、JFET區(qū)等）的存在進(jìn)一步提高了總導(dǎo)通電阻；2）電壓等級要求高，而終端保護(hù)技術(shù)的保護(hù)效率和終端面積之間存在矛盾；3）器件可靠性問題存在，工藝技術(shù)和結(jié)構(gòu)設(shè)計嚴(yán)重影響器件的長期工作。這些問題嚴(yán)重限制了高壓SiC MOSFET器件的進(jìn)一步發(fā)展和推廣應(yīng)用，因此目前已有諸多學(xué)者針對上述問題開展了研究。本文首先回顧了高壓SiC MOSFET的發(fā)展歷程和國內(nèi)外研究進(jìn)展，隨后從器件特性的權(quán)衡關(guān)系出發(fā)，在高壓SiC MOSFET的改進(jìn)結(jié)構(gòu)和終端保護(hù)技術(shù)等方面對國內(nèi)外研究現(xiàn)狀進(jìn)行分析和總結(jié)，同時對該器件目前存在的瓶頸和挑戰(zhàn)進(jìn)行了討論。

02

高壓SiC MOSFET發(fā)展歷程與研究現(xiàn)狀

2.1 SiC材料的優(yōu)越性

目前已知的SiC材料有250多種晶體結(jié)構(gòu)，其中4H-SiC晶型具有更高的遷移率，因此SiC功率器件主要基于4H-SiC材料。Si、4H-SiC 2種半導(dǎo)體材料的主要特性如圖1所示，其中Si的帶隙寬度為1.12 eV、熱導(dǎo)率為1.5 W/(cm·℃)、擊穿場強Ec為2.5×105?V/cm，而4H-SiC的帶隙寬度為3.26 eV、熱導(dǎo)率為4.9 W/(cm·℃)、Ec可達(dá)2.5×106?V/cm。4H-SiC功率器件有著10倍于Si功率器件的擊穿場強，這意味著在同等電壓等級下4H-SiC功率器件的尺寸遠(yuǎn)小于Si功率器件，這將進(jìn)一步提升器件的功率密度，改善器件的散熱等特性，使其可以在更大電流和更高頻率下工作。從比導(dǎo)通電阻RON,sp和擊穿電壓VB的關(guān)系可以進(jìn)一步說明4H-SiC材料的先進(jìn)性，二者都是衡量單極型高壓功率器件的核心參數(shù)，在穿通結(jié)構(gòu)下存在理論極限關(guān)系：RON,sp=(3/2)3VB2/εsμnEc3，其中εs和μn分別為半導(dǎo)體材料的介電常數(shù)和電子遷移率，從圖1(b)可以進(jìn)一步看出，4H-SiC功率器件與Si相比具有更高耐壓、更低損耗的優(yōu)良特點。

（a）Si和4H-SiC材料的主要特性

（b）Si和4H-SiC材料的擊穿電壓與比導(dǎo)通電阻的關(guān)系

圖1?Si和4H-SiC材料的特性與功率器件指標(biāo)對比

2.2 SiC MOSFET器件的發(fā)展歷程

功率SiCMOSFET主要有2種技術(shù)路線，根據(jù)柵極工藝分為平面型MOSFET（VDMOS）和溝槽型MOSFET（TMOS），兩種器件的元胞結(jié)構(gòu)如圖2所示。多數(shù)產(chǎn)品均采用SiC VDMOS結(jié)構(gòu)，其工藝簡單、阻斷能力強，然而導(dǎo)通電阻較大；SiC TMOS是目前的研究熱點，其溝道遷移率高，但工藝較為復(fù)雜，受柵氧可靠性影響導(dǎo)致阻斷能力較差。

（a）VDMOS

（b）TMOS

圖2? 兩種高壓SiC MOSFET的元胞結(jié)構(gòu)

自20世紀(jì)80年代第一款3C-SiC襯底上的橫向MOSFET和1994年首個功率SiCMOSFET研制成功以來，各大公司和研究機(jī)構(gòu)都如火如荼地進(jìn)行著SiC功率器件的開發(fā)。2001年，Infineon公司推出了首款商用SiC二極管器件。2010年，Cree公司和Rohm公司相繼推出了SiC VDMOS產(chǎn)品。2011年起，各公司開始逐步推出商用SiC功率器件。Rohm公司于2012年提出并使用雙溝槽結(jié)構(gòu)SiC TMOS；Infineon公司于2017年推出了CoolSiCTM產(chǎn)品；Cree公司專注于平面型并已推出第三代1.2 kV/160 A的SiC VDMOS。主要廠商的SiC MOSFET商業(yè)產(chǎn)品性能參數(shù)如表1所示。3.3 kV及以下等級的功率SiC MOSFET已經(jīng)邁入產(chǎn)業(yè)化階段，越來越多的研究也偏向溝槽、雙溝槽（DT）結(jié)構(gòu)；然而對于3.3 kV以上、特別是1 0kV及以上的超高壓等級SiC MOSFET，只能使用平面型結(jié)構(gòu)以避免溝槽底部的柵氧可靠性問題。

表1 主要廠商的SiC MOSFET商業(yè)產(chǎn)品性能參數(shù)

國際上對高壓SiC MOSFET的研究起步較早，多家公司及科研機(jī)構(gòu)均同步跟進(jìn)該領(lǐng)域前沿方向。第一款性能較為完善的10 kV等級超高壓SiC VDMOS是由美國Cree公司RYU等人于2006提出和研制的，其擊穿電壓為10 kV，電流等級為5 A，室溫下測得比導(dǎo)通電阻為111 mΩ·cm2，使用了由65個浮空場限環(huán)（FLR）組成、總長度為550μm的終端結(jié)構(gòu)。2012年，日本AIST研究所在DT結(jié)構(gòu)的基礎(chǔ)上進(jìn)行溝槽底部P+區(qū)注入并實現(xiàn)了3.3 kV/7.0 mΩ·cm2等級的高壓SiC TMOS。2014年，Cree公司的ALLEN等人提出了SiC VDMOS電壓等級從900 V到15 kV的提升流程，并進(jìn)一步縮減裸片尺寸、增強器件性能。2015年，日本住友電工分別通過靠近溝槽底部深P+注入和終端結(jié)構(gòu)注入劑量優(yōu)化，研制了1.7 kV/3.5 mΩ·cm2等級的高壓SiC TMOS和3.3kV/14.2 mΩ·cm2等級的高壓SiC VDMOS。2015年，Cree公司首次展示了全新一代10kV等級的超高壓SiC VDMOS器件的全部特性，其導(dǎo)通電阻從以往的160 mΩ·cm2改進(jìn)到100 mΩ·cm2。2017年，Cree旗下的Wolf speed部門提出了新一代6.5 kV/30 A、導(dǎo)通電阻小于90 mΩ的高壓SiC VDMOS；同年，三菱電機(jī)公司研制出6.5 kV/50 A等級的高壓SiC VDMOS，并將肖特基勢壘二極管（SBD）嵌入元胞結(jié)構(gòu)中，還于次年進(jìn)一步研究了不同終端結(jié)構(gòu)對阻斷特性保護(hù)的穩(wěn)健性。2020年，ABB公司同樣提出了具有寬反向偏壓安全工作區(qū)域和大浪涌電流能力的6.5 kV/8 A的高壓SiC VDMOS。同年，Rohm公司發(fā)布了第四代雙溝槽SiC TMOS，在不犧牲短路耐受時間的條件下降低了比導(dǎo)通電阻和寄生電容。

與國際相比，我國高壓SiC MOSFET領(lǐng)域雖然起步較晚、目前大多停留在科研階段，但研究已經(jīng)逐漸成熟，與國外的差距正在逐步減小。中國電科集團(tuán)第五十五所建立了高壓SiC MOSFET研發(fā)部門并成功研發(fā)了1.2 kV/50 A、3.3 kV/30 A、6.5 kV/25 A和10 kV/15 A等級的高壓SiC VDMOS；株洲中車時代電氣股份有限公司、深圳基本半導(dǎo)體有限公司、華潤微電子有限公司等也相繼推出了1.2 kV等級系列高壓SiC VDMOS；電子科技大學(xué)的鄧小川等人設(shè)計了一種多區(qū)步進(jìn)間距FLR新結(jié)構(gòu)，并據(jù)此生產(chǎn)了13.6 kV等級超高壓SiC VDMOS，電流等級為10 A；浙江大學(xué)也研制出1.2 kV等級的高壓SiC VDMOS。

2.3?靜態(tài)特性優(yōu)化現(xiàn)狀

巴利加品質(zhì)因數(shù)（BFOM）FB是描述高壓SiCMOSFET靜態(tài)特性的核心指標(biāo)，關(guān)系式為FB=VB2/RON,sp，它反映了擊穿電壓與比導(dǎo)通電阻之間的矛盾關(guān)系和導(dǎo)通特性的優(yōu)劣程度。對器件元胞結(jié)構(gòu)的主要參數(shù)進(jìn)行優(yōu)化，可以在維持電壓等級不變的條件下降低比導(dǎo)通電阻，從而提升BFOM，然而由于溝道擊穿、柵氧可靠性等問題和襯底、電極金屬的存在，比導(dǎo)通電阻無法達(dá)到理論值。要想進(jìn)一步提高BFOM，需要對器件的元胞結(jié)構(gòu)進(jìn)行改進(jìn)，通過引入外加電荷等手段進(jìn)一步降低導(dǎo)通電阻。目前主要有2種改進(jìn)結(jié)構(gòu)，分別是JFET區(qū)摻雜結(jié)構(gòu)和超結(jié)（SJ）結(jié)構(gòu)，進(jìn)一步提高SiC VDMOS和SiC TMOS品質(zhì)因數(shù)的元胞結(jié)構(gòu)分別如圖3、4所示。

（a）JFET區(qū)摻雜

（b）SJ

（c）中心注入

（d）分裂柵

圖3? 進(jìn)一步提高SiC VDMOS品質(zhì)因數(shù)的元胞結(jié)構(gòu)

（a）電流擴(kuò)展層

（b）SJ

（c）DT

（d）屏蔽柵

圖4? 進(jìn)一步提高SiC TMOS品質(zhì)因數(shù)的元胞結(jié)構(gòu)

2.3.1 JFET區(qū)摻雜結(jié)構(gòu)

從導(dǎo)通電阻的角度考慮，以VDMOS結(jié)構(gòu)為例，當(dāng)器件正向?qū)〞r，電流先從溝道水平通過，隨后從狹窄的JFET區(qū)以梯形的形狀流入漂移區(qū)，降低器件的正向?qū)芰ΑMOS雖然沒有JFET區(qū)，但也存在電流流向漂移區(qū)時路徑較窄的問題。如何降低JFET區(qū)及其周圍電子流通路徑的電阻率，并拓寬電子在JFET區(qū)的流動范圍以降低導(dǎo)通電阻，是JFET區(qū)摻雜結(jié)構(gòu)設(shè)計的核心目標(biāo)。

JFET區(qū)摻雜主要存在2種實現(xiàn)方式：1）JFET區(qū)注入，即在P-well區(qū)頸部進(jìn)行大于外延層濃度的N型摻雜以降低電阻率，該方式只適用于平面型；2）電流擴(kuò)展層（CSL），即在P-well注入之前進(jìn)行一定深度的大于外延層濃度的N型摻雜，實現(xiàn)增大電流路徑、減小導(dǎo)通電阻的效果，但是柵氧可靠性會受到一定程度的影響，該方式在高壓SiC VDMOS和SiC TMOS中都已經(jīng)得到了廣泛的使用，特別是在SiC TMOS中可以與溝槽底部P+屏蔽層（PS）配合使用以同時實現(xiàn)降低導(dǎo)通電阻和保護(hù)柵氧的作用。

2.3.2?超結(jié)結(jié)構(gòu)

SJ結(jié)構(gòu)的出現(xiàn)打破了傳統(tǒng)Si基器件比導(dǎo)通電阻與擊穿電壓之間的RON,sp∝VB2.5極限關(guān)系，使得相同電壓等級下RON,sp大幅降低，被譽為功率MOSFET器件自發(fā)明以來的一個重要里程碑。SJ-MOSFET通過在漂移區(qū)引入異型摻雜，將以往的電阻性耐壓層轉(zhuǎn)變?yōu)镹/P柱交替排列形成的結(jié)型耐壓層，使得N柱和P柱之間形成橫向耗盡，提高擊穿電壓。在正向?qū)〞r，電子從N型摻雜區(qū)通過，因此可以提高N型摻雜濃度，使之在維持擊穿電壓的情況下進(jìn)一步降低比導(dǎo)通電阻。陳星弼院士于1991年首次提出縱向功率器件的SJ結(jié)構(gòu)并申請專利，該結(jié)構(gòu)在當(dāng)時被稱為復(fù)合緩沖層。1998年開始，Infineon公司推出了CoolMOSTM產(chǎn)品，其他公司也相繼研制并生產(chǎn)了Si基SJ器件，SJ技術(shù)開始廣泛運用于Si基功率器件中。Si基SJ器件的成功讓研究人員轉(zhuǎn)向SiC SJ器件的研發(fā)當(dāng)中。

目前SiC SJ器件主要有2種技術(shù)路線：1）多次外延加離子注入（ME），即在多次外延形成N柱的同時多次離子注入形成P柱，此路線工藝方式復(fù)雜，但可以形成質(zhì)量較高的結(jié)構(gòu)，界面態(tài)密度和晶格缺陷較少，不過外延厚度的增加將導(dǎo)致成本無法控制；2）深槽刻蝕加外延回填（TFE），該路線由日本AIST研究所提出，成本較低，然而深槽角度和P柱深度需要進(jìn)行優(yōu)化設(shè)計。

日本AIST研究所專注于SiC SJ器件的研究和制備。該研究所于2013和2014年分別通過ME和TFE的技術(shù)路線研制出SiC SJ器件，并借助TCAD仿真研究了ME工藝下不同擊穿電壓器件的特性預(yù)測和TFE工藝下回填外延區(qū)摻雜濃度對擊穿電壓的敏感性。結(jié)果表明，ME工藝下3.3 kV等級器件的漂移區(qū)電阻為1.51 mΩ·cm2，是4H-SiC理論極限的五分之一；兩次TFE與單次TFE相比，回填外延區(qū)摻雜濃度的設(shè)計窗口更寬。2022年，該研究所對3種工藝下1.2 kV等級SiC SJ-TMOS器件的靜、動態(tài)特性進(jìn)行了對比和分析。從圖5（a）所示的比導(dǎo)通電阻隨溫度的變化趨勢可以看到，2種SJ工藝都可以降低器件溫度系數(shù)并且TFE工藝的器件溫度系數(shù)更?。辉诮Y(jié)溫Tj為175?℃、柵極驅(qū)動電阻Rg為75 Ω的條件下，從圖5（b）所示的開通損耗Eon、關(guān)斷損耗Eoff和體二極管反向恢復(fù)損耗Err的情況可以看到，3種工藝下器件的動態(tài)特性基本一致，因此在相同特性下成本更低的TFE技術(shù)更具優(yōu)勢；圖5（c）顯示了TFE工藝下器件的體二極管開啟電壓偏移ΔVf更大，雙極退化更為嚴(yán)重，這是載流子壽命在制造過程中沒有減少和外延/襯底界面空穴濃度高導(dǎo)致的，因此如何在控制成本的基礎(chǔ)上提高器件特性還有待進(jìn)一步研究。

（a）閾值電壓和比導(dǎo)通電阻

（b）開關(guān)損耗和反向恢復(fù)損耗

（c）體二極管開啟電壓偏移

圖5?傳統(tǒng)SiC TMOS與2種SJ工藝研制的SiC SJ-TMOS靜、動態(tài)特性對比

除了上述兩種工藝之外，浙江大學(xué)于2018年首次使用溝槽側(cè)壁傾斜離子注入技術(shù)研制了1.35 kV/0.92 mΩ·cm2等級的SiC SBD，為SiC SJ-TMOS的研究提供了新的發(fā)展方向。

SJ技術(shù)在高壓SiC MOSFET器件整體應(yīng)用中較少，還有著極大的發(fā)展空間。該結(jié)構(gòu)可以提高SiC TMOS的電壓等級。TMOS電壓等級受限于柵氧角落處的尖峰電場問題，而如果采用SJ結(jié)構(gòu)，漂移區(qū)N型摻雜濃度的提高可以有效降低RON,sp，同時P柱可以有效保護(hù)柵氧底部，如張躍等人設(shè)計了一種由上下?lián)诫s濃度不同的P柱形成的SiC SJ-TMOS功率器件，仿真結(jié)果表明在擊穿電壓1 kV下可得到0.88 mΩ·cm2的比導(dǎo)通電阻。SJ結(jié)構(gòu)也可以與SBD同時嵌入MOSFET元胞中，以同時改善器件比導(dǎo)通電阻和反向恢復(fù)特性。日本AIST研究院已研制出目前電壓等級最高的SiCSJ-VDMOS器件，擊穿電壓達(dá)到7.8 kV，離15 kV的超高壓等級還有一段距離，值得進(jìn)一步設(shè)計和研發(fā)。

SiC SJ器件的終端結(jié)構(gòu)較傳統(tǒng)SiC MOSFET器件來說設(shè)計復(fù)雜度更高：一方面，終端結(jié)構(gòu)同樣需要考慮電荷平衡問題，以保證效率；另一方面，由于工藝的繁瑣，終端結(jié)構(gòu)的工藝技術(shù)應(yīng)該盡量與元胞保持一致，以降低工藝復(fù)雜度，即如果元胞使用的是ME工藝，則終端也需使用同樣的工藝形成N/P柱的交替結(jié)構(gòu)。該領(lǐng)域目前國際上已有相關(guān)研究，如MASUDA等人將ME工藝和結(jié)終端擴(kuò)展（JTE）技術(shù)結(jié)合起來，設(shè)計和研制了針對1.2 kV等級SiC SJ-TMOS的一種新型終端結(jié)構(gòu)，然而研究成果總體較少，有待進(jìn)一步深入研究。

國內(nèi)外針對2種結(jié)構(gòu)器件BFOM優(yōu)化的研究成果如表2所示，其中JFET區(qū)注入技術(shù)常常與CSL技術(shù)合并，因此不在表中列出。

表2?提高器件靜態(tài)特性新技術(shù)部分研究結(jié)果總結(jié)

2.4?動態(tài)特性優(yōu)化現(xiàn)狀

高頻品質(zhì)因數(shù)（HF-FOM）是高壓SiC MOSFET另一個主要性能指標(biāo)，它一般是RON,sp和比柵漏電荷QGD,sp的乘積，反映了器件動態(tài)特性的優(yōu)劣程度，其中影響柵漏電荷的主要因素是轉(zhuǎn)移電容的大小。

對于高壓SiC VDMOS來說，目前有幾種技術(shù)和結(jié)構(gòu)可以改善器件的HF-FOM：1）中心注入技術(shù)（CI），如圖3（c）所示，即在柵氧下方注入一個P型摻雜區(qū)，該技術(shù)可以同時實現(xiàn)增強動態(tài)特性和減小柵氧電場的效果，只適用于平面型結(jié)構(gòu)，以Cree公司的CIMOSFET產(chǎn)品為代表，該技術(shù)與CSL技術(shù)同時使用可以在兼顧動態(tài)性能的基礎(chǔ)上進(jìn)一步降低JFET區(qū)導(dǎo)通電阻；2）分裂柵（SP）結(jié)構(gòu)，如圖3（d）所示，即只保留溝道上方的柵極多晶硅而去掉JFET區(qū)上方的部分，如YOON等人將SP應(yīng)用于3.3 kV等級器件并進(jìn)行了仿真驗證；YU等人在SP的基礎(chǔ)上給源極加上場板結(jié)構(gòu)，在降低柵極邊緣電場強度的同時將HF-FOM減小了40%；LYNCH等人研制了15 kV等級SP結(jié)構(gòu)器件，柵漏電荷較傳統(tǒng)平面型降低了70%。除此之外，AGARWAL等人通過理論驗證了將柵氧厚度從55 nm降低到27 nm后器件靜、動態(tài)特性的提升。

對于SiC TMOS來說，DT結(jié)構(gòu)和屏蔽柵（SG）結(jié)構(gòu)可以有效改善動態(tài)特性。1）DT結(jié)構(gòu)以Rohm公司的雙溝槽SiC TMOS產(chǎn)品為代表，如圖4（c）所示，它通過源極溝槽保護(hù)柵氧，實現(xiàn)了1.26 kV/1.41 mΩ·cm2的優(yōu)越特性。YANG等人在DT的基礎(chǔ)上引入了深PS結(jié)構(gòu)，較改進(jìn)前柵漏電荷降低了89%；YANG等人提出了一種深氧化物溝槽代替源極溝槽的結(jié)構(gòu)，在改善靜態(tài)特性的情況下降低了開關(guān)損耗。2）SG結(jié)構(gòu)首先在Si基器件中提出，隨后在SiC TMOS中得到了改進(jìn)，如圖4（d）所示，它通過橫向耗盡漂移區(qū)和減少柵漏之間有效重疊面積同時降低導(dǎo)通電阻和轉(zhuǎn)移電容，大幅提升動態(tài)特性。JIANG等人按是否有SG、PS和CSL將SiC TMOS分為6種結(jié)構(gòu)，并進(jìn)行了靜、動態(tài)特性仿真對比，如圖6所示。結(jié)果顯示，SG結(jié)構(gòu)可以降低柵電荷，但是SG與PS結(jié)構(gòu)對導(dǎo)通特性影響嚴(yán)重，而通過CSL的引入，可以在降低RON,sp的基礎(chǔ)上進(jìn)一步降低QGD,sp，顯著提高器件的HF-FOM。

（a）輸出特性

（b）柵電荷特性

圖6? 1.2 kV等級SiC TMOS不同柵極結(jié)構(gòu)下器件特性對比

表3展示了2種元胞結(jié)構(gòu)HF-FOM優(yōu)化的部分研究結(jié)果。表3中只有文獻(xiàn)[29]和[34]為實際流片測試結(jié)果，可以看出仿真結(jié)果較實際器件特性還有一定距離，因此如何更準(zhǔn)確地預(yù)測和描述實際器件的動、靜態(tài)特性并在此基礎(chǔ)上進(jìn)一步改進(jìn)器件的高頻工作性能，還需進(jìn)一步研究和實踐。

表3?提高器件動態(tài)特性新技術(shù)部分研究結(jié)果

2.5?終端研究現(xiàn)狀

器件在阻斷狀態(tài)下，主結(jié)的邊緣處曲率較小，容易產(chǎn)生電場集中的現(xiàn)象，導(dǎo)致器件的阻斷性能嚴(yán)重退化，擊穿電壓大大降低。特別是4H-SiC材料，其擴(kuò)散系數(shù)較Si來說更小，對于MOSFET和IGBT等淺結(jié)器件來說，曲率效應(yīng)更為嚴(yán)重。因此高壓SiC MOSFET的邊緣終端需要進(jìn)行保護(hù)。目前存在的幾種高壓器件邊緣終端主要保護(hù)技術(shù)如圖7所示。

（a）場板技術(shù)

（b）斜角技術(shù)

（c）FLR技術(shù)

（d）JTE技術(shù)

圖7??高壓器件邊緣終端主要保護(hù)技術(shù)

場板技術(shù)和斜角技術(shù)在Si基器件中較為成熟，然而其耐壓等級較低，不適用于高壓SiC器件。FLR技術(shù)和JTE技術(shù)被認(rèn)為更加適用于高壓SiC MOSFET器件。

2.5.1 FLR技術(shù)

FLR技術(shù)也被稱作浮空場環(huán)技術(shù)，即注入多個P型場環(huán)，緩解主結(jié)邊緣的電場集中問題，以改善器件的阻斷特性。在實際制造過程中，F(xiàn)LR往往和主結(jié)同時注入，不需要額外的工藝步驟，技術(shù)簡單且成本較低，在SiC功率器件中已經(jīng)得到了廣泛的使用。已有相關(guān)研究推導(dǎo)了FLR結(jié)構(gòu)的理論公式，然而對于高電壓等級特別是10 kV及以上等級的SiC MOSFET來說，往往需要上百個場環(huán)，理論分析基本無法指導(dǎo)結(jié)構(gòu)設(shè)計，而且受限于工藝條件，環(huán)間距無法做到與計算值一樣精確。這就需要根據(jù)相關(guān)參數(shù)進(jìn)行FLR結(jié)構(gòu)設(shè)計和實驗驗證。

FLR結(jié)構(gòu)主要由環(huán)寬和環(huán)間距決定，根據(jù)二者的設(shè)計產(chǎn)生了多種結(jié)構(gòu)，其中最經(jīng)典的便是等環(huán)寬、等間距結(jié)構(gòu)（Con-FLR），除此之外還有固定環(huán)寬、改變間距的結(jié)構(gòu)，如路曉飛等人提出的間距呈指數(shù)變化的FLR結(jié)構(gòu)、間距呈線形變化的FLR結(jié)構(gòu)、鄧小川等人提出的多區(qū)步進(jìn)間距FLR結(jié)構(gòu)等，以及環(huán)寬與間距協(xié)調(diào)配合的結(jié)構(gòu)等。

FLR技術(shù)的問題在于終端面積較大，這可以通過與其他技術(shù)相結(jié)合的方法進(jìn)行優(yōu)化，例如WEN等人針對10 kV等級器件，提出了一種刻蝕和FLR相結(jié)合的刻蝕均勻FLR（EU-FLR）結(jié)構(gòu)，阻斷能力達(dá)到14.2 kV并且終端長度大幅降低。

2.5.2 JTE技術(shù)

簡單來說，JTE技術(shù)就是在主結(jié)旁邊額外注入一段長度的P型摻雜，為主結(jié)分壓以減小曲率效應(yīng)。該技術(shù)由KALER在1977年首次提出，其在高壓Si基器件上的有效性得到驗證后，JTE技術(shù)便被業(yè)界廣泛關(guān)注，多種改良型JTE結(jié)構(gòu)也相繼提出。隨著SiC材料的研究和應(yīng)用，功率器件的耐壓等級已經(jīng)超過10 kV，特別是超高壓SiC PiN器件，目前國際上已經(jīng)達(dá)到將近30 kV的水平，針對高壓SiC器件的JTE技術(shù)被相繼提出，從臺面單區(qū)JTE到多區(qū)JTE，再到空間調(diào)制JTE，在JTE技術(shù)的保護(hù)下功率器件越來越逼近雪崩擊穿的理論擊穿電壓，并且其終端區(qū)域的利用效率也不斷提高，如2018年NAKAYAMA等人利用空間調(diào)制JTE技術(shù)研發(fā)出27.5 kV等級4H-SiC PiN功率二極管。

JTE技術(shù)的核心問題在于終端保護(hù)效率對于摻雜劑量的敏感度較高，加上4H-SiC中雜質(zhì)存在不完全電離的情況，即使精準(zhǔn)控制注入劑量也會導(dǎo)致實際激活的劑量不受控制，因此大部分JTE改進(jìn)結(jié)構(gòu)都在朝著擴(kuò)大摻雜劑量窗口的方向進(jìn)行探索。對10kV等級器件進(jìn)行終端保護(hù)仿真，分別設(shè)計單區(qū)、雙區(qū)和三區(qū)JTE結(jié)構(gòu)，得到的擊穿電壓與摻雜劑量之間的關(guān)系如圖8所示。仿真中元胞擊穿電壓值為14.4 kV，可以看到單區(qū)JTE的劑量窗口不足0.3×1013?cm-2，雙區(qū)結(jié)構(gòu)下敏感性得到了明顯改善，劑量窗口達(dá)到0.8×1013?cm-2，到三區(qū)結(jié)構(gòu)下劑量窗口超過1.5×1013?cm-2，證明了多區(qū)JTE結(jié)構(gòu)可以有效改善劑量窗口問題。

圖8??單區(qū)、雙區(qū)和三區(qū)JTE結(jié)構(gòu)保護(hù)下器件擊穿電壓與摻雜劑量之間的關(guān)系

單純地增加區(qū)域數(shù)將增加工藝流程中的離子注入步驟，大大提高成本。目前JTE技術(shù)趨向于使用固定的2種或多種摻雜劑量，通過調(diào)制摻雜區(qū)域的形狀和寬度來形成多個不同等效電離電荷濃度的區(qū)域。KAJI等人首次結(jié)合空間調(diào)制技術(shù)和雙區(qū)JTE技術(shù)在外延層厚度為268 μm、摻雜濃度為1×1015?cm-3的條件下實現(xiàn)了26.9 kV的擊穿電壓，保護(hù)效率達(dá)到70%，劑量窗口大于1.5×1013?cm-2。在此基礎(chǔ)上，改進(jìn)JTE結(jié)構(gòu)的保護(hù)效率越來越高，終端長度也有所改善，如WEN等人于2020年研制和生產(chǎn)了使用在13.5 kV等級4H-SiC PiN二極管器件中的一種被稱為電荷場調(diào)制JTE（CFM-JTE）的結(jié)構(gòu)，在400 μm的終端長度下實現(xiàn)了96%的終端保護(hù)效率和大于傳統(tǒng)雙區(qū)JTE結(jié)構(gòu)1.8倍的劑量窗口。

將JTE技術(shù)與其他技術(shù)進(jìn)行結(jié)合，可以在相同終端面積下進(jìn)一步提高保護(hù)效率，如DAI等人于2021年提出的刻蝕溝輔助空間調(diào)制JTE（TSM-JTE）結(jié)構(gòu)；ZHOU等人提出了一種結(jié)合刻蝕與單區(qū)JTE的超小角度斜角刻蝕JTE結(jié)構(gòu)（ULA-BE-JTE），實現(xiàn)了超過90%的保護(hù)效率。另外，對JTE技術(shù)的仿真工作已經(jīng)使器件的擊穿電壓達(dá)到了30 kV以上的等級，如JOHANNESSON等人在TCAD仿真上用1800 μm的單側(cè)JTE區(qū)加27個外側(cè)保護(hù)環(huán)實現(xiàn)了41.4 kV的擊穿電壓。

03

高壓SiC MOSFET的瓶頸與挑戰(zhàn)

當(dāng)下，高壓SiC MOSFET還存在一些瓶頸和挑戰(zhàn)，這里對4個主要問題進(jìn)行討論。

3.1?雙極退化效應(yīng)

高壓SiC MOSFET器件存在體二極管結(jié)構(gòu)，理論上可以取代外接反并聯(lián)二極管并降低電路寄生電感與損耗。然而在雙極性運行條件下，體二極管的導(dǎo)通會帶來雙極退化效應(yīng)，影響器件的導(dǎo)通電阻、漏電流和體二極管導(dǎo)通壓降等特性，不利于器件的長期工作。

從應(yīng)用角度，人們普遍使用同步整流技術(shù)以盡量避免體二極管的開通；從器件結(jié)構(gòu)設(shè)計角度，近年來針對該問題出現(xiàn)了一些致力于將SBD或結(jié)勢壘肖特基二極管嵌入MOSFET元胞結(jié)構(gòu)當(dāng)中的研究，如DENG等人提出了一種低勢壘二極管集成新結(jié)構(gòu)，在1.2 kV等級器件中獲得了較體二極管低約67%的開啟電壓；LI等人提出了一種在雙溝槽SiC MOSFET中加入全耗盡P-well區(qū)以降低勢壘并抑制雙極退化效應(yīng)的新結(jié)構(gòu)。然而嵌入的方式將會導(dǎo)致器件特性和可靠性的改變，KONO等人研究了1.2 kV等級SBD嵌入式器件的比導(dǎo)通電阻與短路耐受能力之間的權(quán)衡關(guān)系。如何有效解決該問題還需進(jìn)一步深入研究。

3.2?低電流等級問題

高壓SiC MOSFET由于其單極工作模式，高擊穿電壓將嚴(yán)重限制器件的導(dǎo)通電流能力。例如對于10 kV等級器件來說，室溫下其電流等級約為20~40 A/cm2，當(dāng)溫度增加到200℃以上時，額定電流將下降50%~70%。加之厚的外延層更容易引入缺陷，終端的存在導(dǎo)致芯片源區(qū)實際面積不高，因此6.5 kV及以上的單片并不能滿足相應(yīng)等級應(yīng)用場景的需求。針對這一問題目前有3種解決方案：1）制作多芯片并聯(lián)模塊以提高電流等級，如Wolfspeed研制了12個芯片并聯(lián)的10 kV/240 A功率模塊；2）使用雙極型器件，如目前15 kV等級及SiC柵極可關(guān)斷晶閘管器件電流等級可以達(dá)到100 A以上；3）繼續(xù)改進(jìn)外延技術(shù)，找到控制外延缺陷的新技術(shù)。針對電流等級低的問題，未來需要繼續(xù)優(yōu)化器件結(jié)構(gòu)以降低溫度系數(shù)，不斷改進(jìn)關(guān)鍵工藝技術(shù)以降低缺陷密度，從而進(jìn)一步提升高壓SiC MOSFET的電流等級。

3.3?外延缺陷問題

高壓器件的性能主要依賴于外延層的材料和技術(shù)。目前主流的外延生長工藝是化學(xué)氣相沉積法（CVD），一方面在工藝過程會產(chǎn)生點缺陷，另一方面襯底中的微管、堆垛層錯等擴(kuò)展缺陷會進(jìn)入外延中，嚴(yán)重影響外延層的質(zhì)量和芯片良率。研究顯示，對襯底表面進(jìn)行氫刻蝕等工藝可以有效除去表面損傷和表面缺陷，對熱壁式CVD的反應(yīng)室進(jìn)行改進(jìn)也可以提高外延的質(zhì)量和均勻性。國內(nèi)外已有表面缺陷小于1 cm-2、厚度為30 μm的成熟6英寸外延片，然而厚度大于50 μm時缺陷密度將進(jìn)一步擴(kuò)大，不利于高壓SiCMOSFET的發(fā)展和應(yīng)用。如何改善工藝條件以控制外延缺陷和阻擋襯底缺陷的影響，仍需進(jìn)一步的實驗測試和驗證。

3.4?可靠性問題

柵氧的工藝質(zhì)量和缺陷水平是制約高壓SiC MOSFET長期工作的關(guān)鍵因素之一。在重復(fù)柵偏電應(yīng)力和高溫工作環(huán)境的作用下，柵氧界面陷阱會不斷地捕獲或者釋放電荷，嚴(yán)重影響器件的參數(shù)穩(wěn)定性和運行可靠性。與Si基器件相比，高壓SiC MOSFET的SiC/SiO2界面缺陷密度比Si/SiO2界面高出約2個數(shù)量級，這是SiC與Si的材料特性差異和SiC工藝技術(shù)不成熟導(dǎo)致的，使得高壓SiC MOSFET柵氧界面缺陷對電荷的捕獲與釋放效應(yīng)更加嚴(yán)重，進(jìn)而引起閾值電壓、導(dǎo)通電阻、漏電流等器件參數(shù)的退化和不穩(wěn)定。閾值電壓漂移是器件參數(shù)穩(wěn)定性中的一大問題，在2006年就有研究展示了高達(dá)數(shù)百毫伏的閾值電壓漂移量，AIVARS等人報道了一氧化氮退火工藝在柵氧界面處產(chǎn)生的空穴陷阱會導(dǎo)致閾值電壓負(fù)向漂移。PUSCHKARSKY等人針對閾值電壓穩(wěn)定性問題對比了Si、SiC功率MOSFET二者的區(qū)別，并討論了在動態(tài)應(yīng)力下的閾值電壓測量技術(shù)。柵氧壽命也是評價器件長期可靠性的重要方面，這主要通過時變介質(zhì)擊穿實驗進(jìn)行表征。有研究顯示，在器件正常工作的情況下，柵氧電場強度達(dá)到3 MV/cm，柵氧壽命可達(dá)到100年，也有工作通過改進(jìn)氧化工藝以提高柵氧質(zhì)量和壽命。整體上，高壓SiC MOSFET的柵氧工藝還未成熟，需要進(jìn)一步優(yōu)化工藝水平，提高器件的可靠性和性能。

器件在極端工作條件下的可靠性對于保證系統(tǒng)的穩(wěn)定運行起著至關(guān)重要的作用，主要的問題有雪崩失效、短路失效和浪涌失效等。高壓SiC MOSFET在非鉗位感性負(fù)載下的雪崩失效機(jī)理目前有3種解釋，分別是由源區(qū)寄生雙極結(jié)型晶體管（BJT）開啟導(dǎo)致結(jié)溫急劇上升產(chǎn)生壞點、溫度升高導(dǎo)致溝道自開啟和鋁電極達(dá)到熔點，這3者最終都導(dǎo)致熱失效，然而失效原因各不相同。白志強等人對P-well區(qū)的結(jié)構(gòu)和摻雜進(jìn)行調(diào)整和改進(jìn)，通過降低BJT基區(qū)串聯(lián)電阻和JFET區(qū)曲率效應(yīng)以提高器件的雪崩耐受性；KIM等人通過減小柵氧厚度和調(diào)窄JFET區(qū)寬度降低了飽和電流，以提高雪崩能量。器件的短路失效和浪涌失效除了熱失效原因外，場氧區(qū)斷裂或鋁熔化破壞柵氧導(dǎo)致柵源短路也是兩個原因，這對于沉積、熱氧化工藝也提出了更高的要求。除此之外，由于SiC高于Si的熱導(dǎo)率和楊氏模量，繼續(xù)使用傳統(tǒng)Si器件的封裝技術(shù)也將阻礙高壓SiC MOSFET器件的可靠性提升。

針對以上問題，如何改進(jìn)現(xiàn)有工藝以提高柵氧質(zhì)量，如何改進(jìn)器件結(jié)構(gòu)或封裝結(jié)構(gòu)以緩解熱失效問題或增加散熱能力，都是未來需要進(jìn)一步研究和解決的問題。

04

結(jié)束語

針對高壓SiC MOSFET器件，本文首先回顧和總結(jié)了器件發(fā)展歷程與該領(lǐng)域中的最新研究進(jìn)展，其次介紹了用于優(yōu)化品質(zhì)因數(shù)的器件改進(jìn)結(jié)構(gòu)，進(jìn)而針對高電壓等級要求闡述了幾種適用于高壓器件的終端保護(hù)結(jié)構(gòu)的保護(hù)機(jī)理與發(fā)展趨勢，最后對高壓器件當(dāng)前存在的瓶頸和挑戰(zhàn)進(jìn)行了討論。

高壓SiC MOSFET器件將在當(dāng)前乃至未來的電力電子領(lǐng)域發(fā)揮越來越重要的作用，推動電能變換朝著更高電壓、更高頻率、更高功率密度的方向前進(jìn)。近年來，高壓SiC MOSFET器件得到了越來越多的機(jī)構(gòu)和企業(yè)中科研工作者的關(guān)注，發(fā)展勢頭越來越猛烈，這對于未來電能傳輸和變換應(yīng)用方面的發(fā)展有著巨大的推動作用。雖然受到國外對我國先進(jìn)半導(dǎo)體材料和工藝上的限制，但國內(nèi)諸多高校和科研機(jī)構(gòu)仍在持續(xù)進(jìn)行技術(shù)研發(fā)并跟進(jìn)國際最新發(fā)展方向，與國際先進(jìn)水平的差距逐漸縮小，國內(nèi)從業(yè)者需要堅持吸取先進(jìn)技術(shù)經(jīng)驗，早日達(dá)到國際領(lǐng)先水平。

參考文獻(xiàn)：（略）

中文引用格式：孫培元，孫立杰，薛哲，等.?高壓SiC MOSFET研究現(xiàn)狀與展望[J].?電子與封裝，2023，23（1）：010111.

英文引用格式：SUN Peiyuan, SUN Lijie, XUE Zhe, et al.Status and prospect of high-voltage SiC MOSFET[J]. Electronics & Packaging, 2023,23(1):010111.

作者簡介：

孫培元（2000—），男，陜西西安人，碩士研究生，主要研究方向為碳化硅高壓功率器件；

王來利（1982—），男，陜西榆林人，博士，教授，博士生導(dǎo)師，研究方向為寬禁帶功率半導(dǎo)體器件封裝集成及無線電能傳輸技術(shù)。

編輯：黃飛

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