基本DAC架構(gòu)：電阻串結(jié)構(gòu)

很多工程師都將DAC看成一個具有數(shù)字輸入和模擬輸出的黑匣子，但往往在面對市場上種類繁多的DAC，了解DAC的基本架構(gòu)則更有利于實際的系統(tǒng)設(shè)計。

本文先討論最基本的DAC架構(gòu)-電阻串結(jié)構(gòu)。這種結(jié)構(gòu)在6BIT~8BIT的數(shù)字電位計的應(yīng)用中非常友好。

最簡單的1BIT DAC

如下圖所示，是最簡單的單BIT的DAC，開關(guān)(單刀雙擲)在VREF與地之間切換輸出，“1”代表VREF，“0”代表地。不過，它實在是過于簡單，不需要進行詳細(xì)討論。

電阻串結(jié)構(gòu) DAC

如下圖所示，是電阻串結(jié)構(gòu)的DAC的示意圖，這種DAC的N BIT版本需要由2N個等值串聯(lián)電阻和2N個開關(guān)組成，該信號鏈的每個節(jié)點與輸出端之間都有一個開關(guān)。

上述圖示是一個3 BIT的電阻串結(jié)構(gòu)的DAC，其LSB=1的時候，即表示第一級的開關(guān)都接到1的位置;LSB=0的時候，即表示第一級的開關(guān)都接到0的位置。同理，MSB和3 BIT中間那個BIT，所以可以得到如下不同碼值對應(yīng)的輸出電壓：

000->(0/8)×VREF

001->(1/8)×VREF

010->(2/8)×VREF

011->(3/8)×VREF

100->(4/8)×VREF

101->(5/8)×VREF

110->(6/8)×VREF

111->(7/8)×VREF

如此，就實現(xiàn)了一個簡單的3BIT DAC的功能，但由此也可以比較直觀的看到該結(jié)構(gòu)DAC的幾個明顯的缺點：

1. 需要大量電阻和開關(guān)才能實現(xiàn)高分辨率，通常由于物理尺寸的限制，電阻串結(jié)構(gòu)的DAC分辨率一般只能做到8~10 BIT。

2. 無法輸出VREF，對于全1碼值，DAC的輸出比基準(zhǔn)電壓低1 LSB。

3. 該結(jié)構(gòu)具有大量電阻，調(diào)整每個電阻以獲得最佳DNL和INL是不現(xiàn)實的，一部分原因是電阻數(shù)量太多，還有一部分原因是電阻太小而難以校準(zhǔn)，主要原因則是這樣做成本太高。

4. 為了輸出阻抗匹配，需要在輸出使用運算放大器，利用運算放大器的較大輸入阻抗這個特性來避免電阻串帶來的精度影響。