PCB布線的幾點經(jīng)驗

PCB布線的幾點經(jīng)驗

1、輸入端與輸出端的邊線應(yīng)避免相鄰平行， 以免產(chǎn)生反射干擾。必要時應(yīng)加地線隔離；兩相鄰層的布線要互相垂直，平行容易產(chǎn)生寄生耦合。

2、地線＞電源線＞信號線，通常信號線寬為：8mil～12mil；電源線為50mil～100mil。對數(shù)字電路的PCB可用寬的地導(dǎo)線組成一個回路, 即構(gòu)成一個地網(wǎng)來使用(模擬電路的地不能這樣使用)

3、可以用一些孤島銅，然后將其連接到地平面上。

4、在PCB板內(nèi)部數(shù)字地和模擬地實際上是分開的它們之間互不相連，只是在PCB與外界連接的接口處（如插頭等）。數(shù)字地與模擬地有一點短接，請注意，只有一個連接點。也有在PCB上不共地的，這由系統(tǒng)設(shè)計來決定。

5、實在沒地方布線，可考慮布在VCC層，其次考慮GND層。

6、標(biāo)準(zhǔn)元器件兩腿之間的距離為100mil(2.54mm),所以網(wǎng)格系統(tǒng)的基礎(chǔ)一般就定為100mil(2.54 mm)或小于100mil的整倍數(shù)，如：50mil、25mil、20mil等。一般布局時選擇50mil網(wǎng)格，布線選擇5mil網(wǎng)格，孔距和器件距離設(shè)為25mil（讓器件之間可以走線）

7、我認(rèn)為，蛇形走線就是單單為了長度匹配??！電感，濾波我覺得不會用這么笨的方法。

8、板邊的鋪銅要距離板邊20mil。

9、PCB 板上延時為 0.167ns/inch.。但是，如果過孔多，器件管腳多，網(wǎng)線上設(shè)置的約束多，延時將增大。

10、線徑越寬，距電源/地越近，或隔離層的介電常數(shù)越高，特征阻抗就越小。

11、PCB板上的走線可等效為串聯(lián)和并聯(lián)的電容、電阻和電感結(jié)構(gòu)。串聯(lián)電阻的典型值0.25-0.55 ohms/英尺。并聯(lián)電阻阻值通常很高。

12、如果采用CMOS或TTL電路進(jìn)行設(shè)計，工作頻率小于10MHz，布線長度應(yīng)不大于7英寸。工作頻率在50MHz布線長度應(yīng)不大于1.5英寸。如果工作頻率達(dá)到或超過75MHz布線長度應(yīng)在1英寸。

13、RC匹配終端可以減少功率消耗，但只能使用于信號工作比較穩(wěn)定的情況。這種方式最適合于對時鐘線信號進(jìn)行匹配處理。其缺點是RC匹配終端中的電容可能影響信號的形狀和傳播速度。串聯(lián)電阻匹配終端不會產(chǎn)生額外的功率消耗，但會減慢信號的傳輸。這種方式用于時間延遲影響不大的總線驅(qū)動電路。串聯(lián)電阻匹配終端的優(yōu)勢還在于可以減少板上器件的使用數(shù)量和連線密度。

14、終端電阻的安裝方式：垂直安裝方式中電阻的一條安裝管腳很短，可以減少電阻和電路板間的熱阻，使電阻的熱量更加容易散發(fā)到空氣中。但較長的垂直安裝會增加電阻的電感。水平安裝方式因安裝較低有更低的電感。但過熱的電阻會出現(xiàn)漂移，在最壞的情況下電阻成為開路，造成PCB走線終結(jié)匹配失效，成為潛在的失敗因素。

15、很好地解決信號完整性問題將改善PCB板的電磁兼容性(EMC)。其中非常重要的是保證PCB板有很好的接地。對復(fù)雜的設(shè)計采用一個信號層配一個地線層是十分有效的方法。此外，使電路板的最外層信號的密度最小也是減少電磁輻射的好方法，這種方法可采用"表面積層"技術(shù)"Build-up"設(shè)計制做PCB來實現(xiàn)。表面積層通過在普通工藝 PCB 上增加薄絕緣層和用于貫穿這些層的微孔的組合來實現(xiàn) ，電阻和電容可埋在表層下，單位面積上的走線密度會增加近一倍，因而可降低 PCB的體積。PCB 面積的縮小對走線的拓?fù)浣Y(jié)構(gòu)有巨大的影響，這意味著縮小的電流回路，縮小的分支走線長度，而電磁輻射近似正比于電流回路的面積；同時小體積特征意味著高密度引腳封裝器件可以被使用，這又使得連線長度下降，從而電流回路減小，提高電磁兼容特性。

16、任何高速和高功耗的器件應(yīng)盡量放置在一起以減少電源電壓瞬時過沖。