高頻PCB電路的設(shè)計(jì)技巧及注意事項(xiàng)

隨著電子技術(shù)快速發(fā)展，以及無線通信技術(shù)在各領(lǐng)域的廣泛應(yīng)用，高頻、高速、高密度已逐步成為現(xiàn)代電子產(chǎn)品的顯著發(fā)展趨勢之一。信號傳輸高頻化和高速數(shù)字化，迫使PCB走向微小孔與埋/盲孔化、導(dǎo)線精細(xì)化、介質(zhì)層均勻薄型化，高頻高速高密度多層PCB設(shè)計(jì)技術(shù)已成為一個(gè)重要的研究領(lǐng)域。

作者根據(jù)多年在硬件設(shè)計(jì)工作中的經(jīng)驗(yàn)，總結(jié)一些高頻電路的設(shè)計(jì)技巧及注意事項(xiàng)，供大家參考。

1、如何選擇PCB 板材？

選擇PCB 板材必須在滿足設(shè)計(jì)需求和可量產(chǎn)性及成本中間取得平衡點(diǎn)。設(shè)計(jì)需求包含電氣和機(jī)構(gòu)這兩部分。通常在設(shè)計(jì)非常高速的PCB 板子(大于GHz 的頻率)時(shí)這材質(zhì)問題會比較重要。例如，現(xiàn)在常用的FR-4 材質(zhì)，在幾個(gè)GHz 的頻率時(shí)的介質(zhì)損耗(dielectric loss)會對信號衰減有很大的影響，可能就不合用。就電氣而言，要注意介電常數(shù)(dielectric constant)和介質(zhì)損在所設(shè)計(jì)的頻率是否合用。

2、如何避免高頻干擾？

避免高頻干擾的基本思路是盡量降低高頻信號電磁場的干擾，也就是所謂的串?dāng)_(Crosstalk)?？捎美蟾咚傩盘柡?a href="http://www.ttokpm.com/analog/" target="_blank">模擬信號之間的距離，或加ground guard/shunt traces 在模擬信號旁邊。還要注意數(shù)字地對模擬地的噪聲干擾。

3、在高速設(shè)計(jì)中，如何解決信號的完整性問題？

信號完整性基本上是阻抗匹配的問題。而影響阻抗匹配的因素有信號源的架構(gòu)和輸出阻抗(output impedance)，走線的特性阻抗，負(fù)載端的特性，走線的拓樸(topology)架構(gòu)等。解決的方式是靠端接(termination)與調(diào)整走線的拓樸。

4、差分布線方式是如何實(shí)現(xiàn)的？

差分對的布線有兩點(diǎn)要注意，一是兩條線的長度要盡量一樣長，另一是兩線的間距(此間距由差分阻抗決定)要一直保持不變，也就是要保持平行。平行的方式有兩種，一為兩條線走在同一走線層(side-by-side)，一為兩條線走在上下相鄰兩層(over-under)。一般以前者side-by-side(并排，并肩) 實(shí)現(xiàn)的方式較多。

5、對于只有一個(gè)輸出端的時(shí)鐘信號線，如何實(shí)現(xiàn)差分布線？

要用差分布線一定是信號源和接收端也都是差分信號才有意義。所以對只有一個(gè)輸出端的時(shí)鐘信號是無法使用差分布線的。

6、接收端差分線對之間可否加一匹配電阻？

接收端差分線對間的匹配電阻通常會加，其值應(yīng)等于差分阻抗的值。這樣信號質(zhì)量會好些。

7、為何差分對的布線要靠近且平行？

對差分對的布線方式應(yīng)該要適當(dāng)?shù)目拷移叫?。所謂適當(dāng)?shù)目拷且驗(yàn)檫@間距會影響到差分阻抗(differential impedance)的值，此值是設(shè)計(jì)差分對的重要參數(shù)。需要平行也是因?yàn)橐３植罘肿杩沟囊恢滦?。若兩線忽遠(yuǎn)忽近，差分阻抗就會不一致，就會影響信號完整性(signal integrity)及時(shí)間延遲(timing delay)。

8、如何處理實(shí)際布線中的一些理論沖突的問題？

基本上，將模/數(shù)地分割隔離是對的。要注意的是信號走線盡量不要跨過有分割的地方(moat)，還有不要讓電源和信號的回流電流路徑(returning current path)變太大。

晶振是模擬的正反饋振蕩電路，要有穩(wěn)定的振蕩信號，必須滿足loop gain 與phase 的規(guī)范，而這模擬信號的振蕩規(guī)范很容易受到干擾，即使加ground guard traces 可能也無法完全隔離干擾。而且離的太遠(yuǎn)，地平面上的噪聲也會影響正反饋振蕩電路。所以，一定要將晶振和芯片的距離進(jìn)可能靠近。

確實(shí)高速布線與EMI 的要求有很多沖突。但基本原則是因EMI 所加的電阻電容或ferrite bead，不能造成信號的一些電氣特性不符合規(guī)范。所以，最好先用安排走線和PCB 迭層的技巧來解決或減少EMI的問題，如高速信號走內(nèi)層。最后才用電阻電容或ferrite bead 的方式，以降低對信號的傷害。

9、如何解決高速信號的手工布線和自動布線之間的矛盾？

現(xiàn)在較強(qiáng)的布線軟件的自動布線器大部分都有設(shè)定約束條件來控制繞線方式及過孔數(shù)目。各家EDA公司的繞線引擎能力和約束條件的設(shè)定項(xiàng)目有時(shí)相差甚遠(yuǎn)。例如，是否有足夠的約束條件控制蛇行線(serpentine)蜿蜒的方式，能否控制差分對的走線間距等。這會影響到自動布線出來的走線方式是否能符合設(shè)計(jì)者的想法。另外，手動調(diào)整布線的難易也與繞線引擎的能力有絕對的關(guān)系。例如，走線的推擠能力，過孔的推擠能力，甚至走線對敷銅的推擠能力等等。所以，選擇一個(gè)繞線引擎能力強(qiáng)的布線器，才是解決之道。

10、關(guān)于test coupon。

test coupon 是用來以TDR (Time Domain Reflectometer) 測量所生產(chǎn)的PCB 板的特性阻抗是否滿足設(shè)計(jì)需求。一般要控制的阻抗有單根線和差分對兩種情況。所以，test coupon 上的走線線寬和線距(有差分對時(shí))要與所要控制的線一樣。最重要的是測量時(shí)接地點(diǎn)的位置。為了減少接地引線(ground lead)的電感值，TDR 探棒(probe)接地的地方通常非常接近量信號的地方(probe tip)，所以，test coupon 上量測信號的點(diǎn)跟接地點(diǎn)的距離和方式要符合所用的探棒。

11、在高速PCB 設(shè)計(jì)中，信號層的空白區(qū)域可以敷銅，而多個(gè)信號層的敷銅在接地和接電源上應(yīng)如何分配？

一般在空白區(qū)域的敷銅絕大部分情況是接地。只是在高速信號線旁敷銅時(shí)要注意敷銅與信號線的距離，因?yàn)樗蟮你~會降低一點(diǎn)走線的特性阻抗。也要注意不要影響到它層的特性阻抗，例如在dual strip line 的結(jié)構(gòu)時(shí)。

12、是否可以把電源平面上面的信號線使用微帶線模型計(jì)算特性阻抗？電源和地平面之間的信號是否可以使用帶狀線模型計(jì)算？

是的，在計(jì)算特性阻抗時(shí)電源平面跟地平面都必須視為參考平面。例如四層板: 頂層-電源層-地層-底層，這時(shí)頂層走線特性阻抗的模型是以電源平面為參考平面的微帶線模型。

13、在高密度印制板上通過軟件自動產(chǎn)生測試點(diǎn)一般情況下能滿足大批量生產(chǎn)的測試要求嗎？

一般軟件自動產(chǎn)生測試點(diǎn)是否滿足測試需求必須看對加測試點(diǎn)的規(guī)范是否符合測試機(jī)具的要求。另外，如果走線太密且加測試點(diǎn)的規(guī)范比較嚴(yán)，則有可能沒辦法自動對每段線都加上測試點(diǎn)，當(dāng)然，需要手動補(bǔ)齊所要測試的地方。

14、添加測試點(diǎn)會不會影響高速信號的質(zhì)量？

至于會不會影響信號質(zhì)量就要看加測試點(diǎn)的方式和信號到底多快而定?；旧贤饧拥臏y試點(diǎn)(不用在線既有的穿孔(via or DIP pin)當(dāng)測試點(diǎn))可能加在在線或是從在線拉一小段線出來。前者相當(dāng)于是加上一個(gè)很小的電容在在線，后者則是多了一段分支。這兩個(gè)情況都會對高速信號多多少少會有點(diǎn)影響，影響的程度就跟信號的頻率速度和信號緣變化率(edge rate)有關(guān)。影響大小可透過仿真得知。原則上測試點(diǎn)越小越好(當(dāng)然還要滿足測試機(jī)具的要求)分支越短越好。

15、若干PCB 組成系統(tǒng)，各板之間的地線應(yīng)如何連接？

各個(gè)PCB 板子相互連接之間的信號或電源在動作時(shí)，例如A 板子有電源或信號送到B 板子，一定會有等量的電流從地層流回到A 板子(此為Kirchoff current law)。這地層上的電流會找阻抗最小的地方流回去。所以，在各個(gè)不管是電源或信號相互連接的接口處，分配給地層的管腳數(shù)不能太少，以降低阻抗，這樣可以降低地層上的噪聲。另外，也可以分析整個(gè)電流環(huán)路，尤其是電流較大的部分，調(diào)整地層或地線的接法，來控制電流的走法(例如，在某處制造低阻抗，讓大部分的電流從這個(gè)地方走)，降低對其它較敏感信號的影響。

16、能介紹一些國外關(guān)于高速PCB 設(shè)計(jì)的技術(shù)書籍和數(shù)據(jù)嗎？

現(xiàn)在高速數(shù)字電路的應(yīng)用有通信網(wǎng)路和計(jì)算器等相關(guān)領(lǐng)域。在通信網(wǎng)路方面，PCB 板的工作頻率已達(dá)GHz 上下，疊層數(shù)就我所知有到40 層之多。計(jì)算器相關(guān)應(yīng)用也因?yàn)樾酒倪M(jìn)步，無論是一般的PC 或服務(wù)器(Server)，板子上的最高工作頻率也已經(jīng)達(dá)到400MHz (如Rambus) 以上。因應(yīng)這高速高密度走線需求，盲埋孔(blind/buried vias)、mircrovias 及build-up 制程工藝的需求也漸漸越來越多。這些設(shè)計(jì)需求都有廠商可大量生產(chǎn)。

17、兩個(gè)常被參考的特性阻抗公式：

微帶線(microstrip) Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] 其中，W 為線寬，T 為走線的銅皮厚度，H 為走線到參考平面的距離，Er 是PCB 板材質(zhì)的介電常數(shù)(dielectric constant)。此公式必須在0.1<(W/H)<2.0 及1<(Er)<15 的情況才能應(yīng)用。

帶狀線(stripline) Z=[60/sqrt(Er)]ln{4H/[0.67π(T+0.8W)]} 其中，H 為兩參考平面的距離，并且走線位于兩參考平面的中間。此公式必須在W/H<0.35 及T/H<0.25 的情況才能應(yīng)用。

18、差分信號線中間可否加地線？

差分信號中間一般是不能加地線。因?yàn)椴罘中盘柕膽?yīng)用原理最重要的一點(diǎn)便是利用差分信號間相互耦合(coupling)所帶來的好處，如flux cancellation，抗噪聲(noise immunity)能力等。若在中間加地線，便會破壞耦合效應(yīng)。

19、剛?cè)岚逶O(shè)計(jì)是否需要專用設(shè)計(jì)軟件與規(guī)范？國內(nèi)何處可以承接該類電路板加工？

可以用一般設(shè)計(jì)PCB 的軟件來設(shè)計(jì)柔性電路板(Flexible Printed Circuit)。一樣用Gerber 格式給FPC廠商生產(chǎn)。由于制造的工藝和一般PCB 不同，各個(gè)廠商會依據(jù)他們的制造能力會對最小線寬、最小線距、最小孔徑(via)有其限制。除此之外，可在柔性電路板的轉(zhuǎn)折處鋪些銅皮加以補(bǔ)強(qiáng)。至于生產(chǎn)的廠商可上網(wǎng)“FPC”當(dāng)關(guān)鍵詞查詢應(yīng)該可以找到。

20、適當(dāng)選擇PCB 與外殼接地的點(diǎn)的原則是什么？

選擇PCB 與外殼接地點(diǎn)選擇的原則是利用chassis ground 提供低阻抗的路徑給回流電流(returning current)及控制此回流電流的路徑。例如，通常在高頻器件或時(shí)鐘產(chǎn)生器附近可以借固定用的螺絲將PCB的地層與chassis ground 做連接，以盡量縮小整個(gè)電流回路面積，也就減少電磁輻射。

21、電路板DEBUG 應(yīng)從那幾個(gè)方面著手？

就數(shù)字電路而言，首先先依序確定三件事情：1. 確認(rèn)所有電源值的大小均達(dá)到設(shè)計(jì)所需。有些多重電源的系統(tǒng)可能會要求某些電源之間起來的順序與快慢有某種規(guī)范。2. 確認(rèn)所有時(shí)鐘信號頻率都工作正常且信號邊緣上沒有非單調(diào)(non-monotonic)的問題。3. 確認(rèn)reset 信號是否達(dá)到規(guī)范要求。這些都正常的話，芯片應(yīng)該要發(fā)出第一個(gè)周期(cycle)的信號。接下來依照系統(tǒng)運(yùn)作原理與bus protocol 來debug。

22、在電路板尺寸固定的情況下，如果設(shè)計(jì)中需要容納更多的功能，就往往需要提高PCB 的走線密度，但是這樣有可能導(dǎo)致走線的相互干擾增強(qiáng)，同時(shí)走線過細(xì)也使阻抗無法降低，請專家介紹在高速（>100MHz）高密度PCB 設(shè)計(jì)中的技巧？

在設(shè)計(jì)高速高密度PCB 時(shí)，串?dāng)_(crosstalk interference)確實(shí)是要特別注意的，因?yàn)樗鼘r(shí)序(timing)與信號完整性(signal integrity)有很大的影響。以下提供幾個(gè)注意的地方：

控制走線特性阻抗的連續(xù)與匹配。

走線間距的大小。一般?？吹降拈g距為兩倍線寬?？梢酝高^仿真來知道走線間距對時(shí)序及信號完整性的影響，找出可容忍的最小間距。不同芯片信號的結(jié)果可能不同。

選擇適當(dāng)?shù)亩私臃绞健?/p>

避免上下相鄰兩層的走線方向相同，甚至有走線正好上下重疊在一起，因?yàn)檫@種串?dāng)_比同層相鄰走線的情形還大。

利用盲埋孔(blind/buried via)來增加走線面積。但是PCB 板的制作成本會增加。在實(shí)際執(zhí)行時(shí)確實(shí)很難達(dá)到完全平行與等長，不過還是要盡量做到。

除此以外，可以預(yù)留差分端接和共模端接，以緩和對時(shí)序與信號完整性的影響。

23、模擬電源處的濾波經(jīng)常是用LC 電路。但是為什么有時(shí)LC 比RC 濾波效果差？

LC 與RC 濾波效果的比較必須考慮所要濾掉的頻帶與電感值的選擇是否恰當(dāng)。因?yàn)殡姼械母锌?reactance)大小與電感值和頻率有關(guān)。如果電源的噪聲頻率較低，而電感值又不夠大，這時(shí)濾波效果可能不如RC。但是，使用RC 濾波要付出的代價(jià)是電阻本身會耗能，效率較差，且要注意所選電阻能承受的功率。

24、濾波時(shí)選用電感，電容值的方法是什么？

電感值的選用除了考慮所想濾掉的噪聲頻率外，還要考慮瞬時(shí)電流的反應(yīng)能力。如 果LC 的輸出端會有機(jī)會需要瞬間輸出大電流，則電感值太大會阻礙此大電流流經(jīng)此電感的速度，增加紋波噪聲(ripple noise)。電容值則和所能容忍的紋波噪聲規(guī)范值的大小有關(guān)。紋波噪聲值要求越小，電容值會較大。而電容的ESR/ESL 也會有影響。另外，如果這LC 是放在開關(guān)式電源(switching regulation power)的輸出端時(shí)，還要注意此LC 所產(chǎn)生的極點(diǎn)零點(diǎn)(pole/zero)對負(fù)反饋控制(negative feedback control)回路穩(wěn)定度的影響。

25、如何盡可能的達(dá)到EMC 要求，又不致造成太大的成本壓力？

PCB 板上會因EMC 而增加的成本通常是因增加地層數(shù)目以增強(qiáng)屏蔽效應(yīng)及增加了ferrite bead、choke等抑制高頻諧波器件的緣故。除此之外，通常還是需搭配其它機(jī)構(gòu)上的屏蔽結(jié)構(gòu)才能使整個(gè)系統(tǒng)通過EMC的要求。以下僅就PCB 板的設(shè)計(jì)技巧提供幾個(gè)降低電路產(chǎn)生的電磁輻射效應(yīng)。

盡可能選用信號斜率(slew rate)較慢的器件，以降低信號所產(chǎn)生的高頻成分。

注意高頻器件擺放的位置，不要太靠近對外的連接器。

注意高速信號的阻抗匹配，走線層及其回流電流路徑(return current path)，以減少高頻的反射與輻射。

在各器件的電源管腳放置足夠與適當(dāng)?shù)娜ヱ詈想娙菀跃徍碗娫磳雍偷貙由系脑肼?。特別注意電容的頻率響應(yīng)與溫度的特性是否符合設(shè)計(jì)所需。

對外的連接器附近的地可與地層做適當(dāng)分割，并將連接器的地就近接到chassis ground。

可適當(dāng)運(yùn)用ground guard/shunt traces 在一些特別高速的信號旁。但要注意guard/shunt traces 對走線特性阻抗的影響。

電源層比地層內(nèi)縮20H，H 為電源層與地層之間的距離。

26、當(dāng)一塊PCB 板中有多個(gè)數(shù)/模功能塊時(shí)，常規(guī)做法是要將數(shù)/模地分開，原因何在？

將數(shù)/模地分開的原因是因?yàn)閿?shù)字電路在高低電位切換時(shí)會在電源和地產(chǎn)生噪聲，噪聲的大小跟信號的速度及電流大小有關(guān)。如果地平面上不分割且由數(shù)字區(qū)域電路所產(chǎn)生的噪聲較大而模擬區(qū)域的電路又非常接近，則即使數(shù)模信號不交叉，模擬的信號依然會被地噪聲干擾。也就是說數(shù)模地不分割的方式只能在模擬電路區(qū)域距產(chǎn)生大噪聲的數(shù)字電路區(qū)域較遠(yuǎn)時(shí)使用。

27、另一種作法是在確保數(shù)/模分開布局，且數(shù)/模信號走線相互不交叉的情況下，整個(gè)PCB板地不做分割，數(shù)/模地都連到這個(gè)地平面上。道理何在？

數(shù)模信號走線不能交叉的要求是因?yàn)樗俣壬钥斓?a target="_blank">數(shù)字信號其返回電流路徑(return current path)會盡量沿著走線的下方附近的地流回?cái)?shù)字信號的源頭，若數(shù)模信號走線交叉，則返回電流所產(chǎn)生的噪聲便會出現(xiàn)在模擬電路區(qū)域內(nèi)。

28、在高速PCB 設(shè)計(jì)原理圖設(shè)計(jì)時(shí)，如何考慮阻抗匹配問題？

在設(shè)計(jì)高速PCB 電路時(shí)，阻抗匹配是設(shè)計(jì)的要素之一。而阻抗值跟走線方式有絕對的關(guān)系，例如是走在表面層(microstrip)或內(nèi)層(stripline/double stripline)，與參考層(電源層或地層)的距離，走線寬度，PCB材質(zhì)等均會影響走線的特性阻抗值。也就是說要在布線后才能確定阻抗值。一般仿真軟件會因線路模型或所使用的數(shù)學(xué)算法的限制而無法考慮到一些阻抗不連續(xù)的布線情況，這時(shí)候在原理圖上只能預(yù)留一些terminators(端接)，如串聯(lián)電阻等，來緩和走線阻抗不連續(xù)的效應(yīng)。真正根本解決問題的方法還是布線時(shí)盡量注意避免阻抗不連續(xù)的發(fā)生。

29、哪里能提供比較準(zhǔn)確的IBIS 模型庫？

IBIS 模型的準(zhǔn)確性直接影響到仿真的結(jié)果?；旧螴BIS 可看成是實(shí)際芯片I/O buffer 等效電路的電氣特性數(shù)據(jù)，一般可由SPICE 模型轉(zhuǎn)換而得(亦可采用測量，但限制較多)，而SPICE 的數(shù)據(jù)與芯片制造有絕對的關(guān)系，所以同樣一個(gè)器件不同芯片廠商提供，其SPICE 的數(shù)據(jù)是不同的，進(jìn)而轉(zhuǎn)換后的IBIS 模型內(nèi)之?dāng)?shù)據(jù)也會隨之而異。也就是說，如果用了A 廠商的器件，只有他們有能力提供他們器件準(zhǔn)確模型數(shù)據(jù)，因?yàn)闆]有其它人會比他們更清楚他們的器件是由何種工藝做出來的。如果廠商所提供的IBIS 不準(zhǔn)確，只能不斷要求該廠商改進(jìn)才是根本解決之道。

30、在高速PCB 設(shè)計(jì)時(shí)，設(shè)計(jì)者應(yīng)該從那些方面去考慮EMC、EMI 的規(guī)則呢？

一般EMI/EMC 設(shè)計(jì)時(shí)需要同時(shí)考慮輻射(radiated)與傳導(dǎo)(conducted)兩個(gè)方面。前者歸屬于頻率較高的部分(>30MHz)后者則是較低頻的部分(<30MHz)。所以不能只注意高頻而忽略低頻的部分。一個(gè)好的EMI/EMC 設(shè)計(jì)必須一開始布局時(shí)就要考慮到器件的位置，PCB 疊層的安排，重要聯(lián)機(jī)的走法，器件的選擇等，如果這些沒有事前有較佳的安排，事后解決則會事倍功半，增加成本. 例如時(shí)鐘產(chǎn)生器的位置盡量不要靠近對外的連接器，高速信號盡量走內(nèi)層并注意特性阻抗匹配與參考層的連續(xù)以減少反射，器件所推的信號之斜率(slew rate)盡量小以減低高頻成分，選擇去耦合(decoupling/bypass)電容時(shí)注意其頻率響應(yīng)是否符合需求以降低電源層噪聲。另外，注意高頻信號電流之回流路徑使其回路面積盡量小(也就是回路阻抗loop impedance 盡量小)以減少輻射。還可以用分割地層的方式以控制高頻噪聲的范圍。最后，適當(dāng)?shù)倪x擇PCB 與外殼的接地點(diǎn)(chassis ground)。

31、如何選擇EDA 工具？

目前的pcb 設(shè)計(jì)軟件中，熱分析都不是強(qiáng)項(xiàng)，所以并不建議選用，其它的功能1.3.4 可以選擇PADS或Cadence 性能價(jià)格比都不錯(cuò)。PLD 的設(shè)計(jì)的初學(xué)者可以采用PLD 芯片廠家提供的集成環(huán)境，在做到百萬門以上的設(shè)計(jì)時(shí)可以選用單點(diǎn)工具。

32、請推薦一種適合于高速信號處理和傳輸?shù)腅DA 軟件。

常規(guī)的電路設(shè)計(jì)，INNOVEDA 的PADS 就非常不錯(cuò)，且有配合用的仿真軟件，而這類設(shè)計(jì)往往占據(jù)了70%的應(yīng)用場合。在做高速電路設(shè)計(jì)，模擬和數(shù)字混合電路，采用Cadence 的解決方案應(yīng)該屬于性能價(jià)格比較好的軟件，當(dāng)然Mentor 的性能還是非常不錯(cuò)的，特別是它的設(shè)計(jì)流程管理方面應(yīng)該是最為優(yōu)秀的。（大唐電信技術(shù)專家 王升）

33、對PCB 板各層含義的解釋？

Topoverlay--頂層器件名稱，也叫top silkscreen 或者top component legend，比如R1 C5，

IC10.bottomoverlay--同理multilayer--如果你設(shè)計(jì)一個(gè)4 層板，你放置一個(gè)free pad or via，定義它作為multilay 那么它的pad 就會自動出現(xiàn)在4 個(gè)層 上，如果你只定義它是top layer，那么它的pad 就會只出現(xiàn)在頂層上。

34、2G 以上高頻PCB 設(shè)計(jì)，走線，排版，應(yīng)重點(diǎn)注意哪些方面？

2G 以上高頻PCB 屬于射頻電路設(shè)計(jì)，不在高速數(shù)字電路設(shè)計(jì)討論范圍內(nèi)。而 射頻電路的布局（layout)和布線（routing)應(yīng)該和原理圖一起考慮的，因?yàn)椴季植季€都會造成分布效應(yīng)。而且，射頻電路設(shè)計(jì)一些無源器件是通過參數(shù)化定義，特殊形狀銅箔實(shí)現(xiàn)，因此要求EDA 工具能夠提供參數(shù)化器件，能夠編輯特殊形狀銅箔。Mentor 公司的boardstation 中有專門的RF 設(shè)計(jì)模塊，能夠滿足這些要求。而且，一般射頻設(shè)計(jì)要求有專門射頻電路分析工具，業(yè)界最著名的是agilent 的 eesoft，和Mentor 的工具有很好的接口。

35、2G 以上高頻PCB 設(shè)計(jì)，微帶的設(shè)計(jì)應(yīng)遵循哪些規(guī)則？

射頻微帶線設(shè)計(jì)，需要用三維場分析工具提取傳輸線參數(shù)。所有的規(guī)則應(yīng)該在這個(gè)場提取工具中規(guī)定。

36、對于全數(shù)字信號的PCB，板上有一個(gè)80MHz 的鐘源。除了采用絲網(wǎng)（接地）外，為了保證有足夠的驅(qū)動能力，還應(yīng)該采用什么樣的電路進(jìn)行保護(hù)？

確保時(shí)鐘的驅(qū)動能力，不應(yīng)該通過保護(hù)實(shí)現(xiàn)，一般采用時(shí)鐘驅(qū)動芯片。一般擔(dān)心時(shí)鐘驅(qū)動能力，是因?yàn)槎鄠€(gè)時(shí)鐘負(fù)載造成。采用時(shí)鐘驅(qū)動芯片，將一個(gè)時(shí)鐘信號變成幾個(gè)，采用點(diǎn)到點(diǎn)的連接。選擇驅(qū)動芯片，除了保證與負(fù)載基本匹配，信號沿滿足要求（一般時(shí)鐘為沿有效信號），在計(jì)算系統(tǒng)時(shí)序時(shí)，要算上時(shí)鐘在驅(qū)動芯片內(nèi)時(shí)延。

37、如果用單獨(dú)的時(shí)鐘信號板，一般采用什么樣的接口，來保證時(shí)鐘信號的傳輸受到的影響?。?/strong>