系統(tǒng)可靠性更高 - 新型多路輸出穩(wěn)壓器為FPGA和處理器提供更小、更可靠的電源解決方案

　　與基于分立穩(wěn)壓器的設(shè)計(jì)相比，多路輸出單芯片穩(wěn)壓器設(shè)計(jì)所需的器件數(shù)量更少，因而PCB上需要貼放和檢查的器件更少，制造成本更低，制造可靠性更高。將電源監(jiān)控器和看門狗定時(shí)器與多個(gè)穩(wěn)壓器集成為單芯片解決方案，可以實(shí)現(xiàn)更高的系統(tǒng)可靠性。ADP5041多路輸出穩(wěn)壓器集成了一個(gè)高精度上電復(fù)位電路，它可以監(jiān)控ADP5041的輸入電壓或任一輸出電壓軌。在基于處理器的典型系統(tǒng)中，上電復(fù)位電路（電源監(jiān)控器）用來確保內(nèi)核電壓軌處于正確的電平，然后才會(huì)讓處理器離開復(fù)位狀態(tài)。隨著新型處理器和FPGA的內(nèi)核電壓軌越來越低，高精度上電復(fù)位電路變得更加重要。ADP5041提供外部電阻可編程的上電復(fù)位，整個(gè)溫度范圍內(nèi)的精度為±1.5%。利用這種集成式高精度上電復(fù)位電路，可以精準(zhǔn)可靠地監(jiān)控最新一代處理器、ASIC和FPGA的低壓內(nèi)核電源軌，從而提高最終產(chǎn)品的可靠性。該上電復(fù)位電路的電阻可編程能力還意味著，新設(shè)計(jì)可以輕松快捷地設(shè)置給定內(nèi)核電壓的跳變閾值電壓。

　　利用集成的看門狗定時(shí)器可以監(jiān)控微處理器代碼執(zhí)行活動(dòng)，保證處理器安全可靠地工作?？撮T狗定輸入引腳（WDI）上的每次低到高或高到低邏輯躍遷都會(huì)使定時(shí)器電路清零，它能檢測最短50 ns的脈沖。如果定時(shí)器在預(yù)設(shè)的看門狗超時(shí)期間（tWD）計(jì)時(shí)，復(fù)位就會(huì)置位。微處理器需要使WDI引腳發(fā)生跳變以避免復(fù)位。因此，如果在超時(shí)時(shí)間內(nèi)微處理器未能使WDI跳變，則說明發(fā)生代碼執(zhí)行錯(cuò)誤，由此產(chǎn)生的復(fù)位脈沖將重新啟動(dòng)微處理器并使其進(jìn)入已知狀態(tài)。

　　除了WDI上的邏輯躍遷外，VCC欠壓或/MR變?yōu)榈碗娖剿鶎?dǎo)致的復(fù)位置位也會(huì)將看門狗定時(shí)器清零。復(fù)位置位時(shí)，看門狗定時(shí)器清零，直到復(fù)位解除置位后才重新開始計(jì)時(shí)。ADP5041具有一個(gè)特殊電路，它能檢測WDI引腳上的看門狗刷新輸入端施加的三態(tài)條件，WDI引腳通常由處理器/DSP輸出端口控制。當(dāng)處理器將此端口設(shè)為三態(tài)模式時(shí)，看門狗刷新定時(shí)器禁用，防止看門狗復(fù)位處理器。當(dāng)器件支持處理器/DSP休眠工作模式時(shí)，此特性非常重要，此時(shí)內(nèi)核禁用，看門狗定時(shí)器無法刷新。此外它還提供豐富的訂購選項(xiàng)，可以滿足其它常見的復(fù)位和看門狗時(shí)序要求。

　　所有集成穩(wěn)壓器都有可選的工廠可編程有源下拉電阻，用于在穩(wěn)壓器被使能引腳、Vin欠壓（UVLO）或熱關(guān)斷（TSD）禁用時(shí)將相應(yīng)的輸出電容放電。有源下拉電阻確保穩(wěn)壓器關(guān)斷時(shí)，輸出電壓立即被拉至GND，從而提高系統(tǒng)可靠性，確保輸出電容上無殘余電壓，避免周期供電期間發(fā)生閂鎖事件。

　　為提高電表等遠(yuǎn)程系統(tǒng)的可靠性和正常工作時(shí)間，該多路輸出穩(wěn)壓器集成了另一個(gè)看門狗電路，如果系統(tǒng)不能正常工作或正確響應(yīng)，遠(yuǎn)程系統(tǒng)可以自動(dòng)“周期供電”。ADP5042是一款集成兩個(gè)300mA LDO、上電復(fù)位和雙通道看門狗定時(shí)器的800mA降壓穩(wěn)壓器。

　　看門狗定時(shí)器1 （WDI1）監(jiān)控處理器代碼活動(dòng)，如果因?yàn)榇a執(zhí)行錯(cuò)誤，WDI1未在規(guī)定的時(shí)間（1.6s或102ms）內(nèi)選通，ADP5042的/RESET引腳就會(huì)變?yōu)榈碗娖讲⒈３忠?guī)定的時(shí)間（24ms或160ms），使處理器進(jìn)入復(fù)位狀態(tài)，并在處理器復(fù)位后離開復(fù)位狀態(tài)。第二看門狗定時(shí)器（WDI2）同樣監(jiān)控處理器代碼活動(dòng)，但時(shí)間長得多（32分鐘、64分鐘或128分鐘）。如果在規(guī)定的時(shí)間內(nèi)WDI2未選通，則說明發(fā)生了WDI1（處理器復(fù)位）無法解決的故障，因而該多路輸出穩(wěn)壓器需要進(jìn)行完整的周期供電。如果多路輸出穩(wěn)壓器發(fā)生WDI2超時(shí)，則三個(gè)輸出電壓進(jìn)行周期供電，從而啟動(dòng)系統(tǒng)的完整硬件周期供電，而無需技術(shù)人員對(duì)系統(tǒng)執(zhí)行周期供電。由于ADP5042能夠?qū)ο到y(tǒng)進(jìn)行遠(yuǎn)程周期供電，因此系統(tǒng)可用性更高，并且可以節(jié)省讓技術(shù)人員手動(dòng)為系統(tǒng)周期供電的成本。利用WSTAT引腳可以確定系統(tǒng)復(fù)位的原因，看看到底是WDI1（處理器復(fù)位）還是WDI2（完整硬件周期供電）引起處理器復(fù)位。

　　4： 低噪聲解決方案

　　開關(guān)降壓穩(wěn)壓器上的專用MODE引腳可以通過微處理器GPIO端口方便地控制，迫使開關(guān)穩(wěn)壓器以恒定PWM模式工作。在輕負(fù)載下，開關(guān)穩(wěn)壓器以突發(fā)模式工作會(huì)產(chǎn)生寬帶噪聲，如果受電電路（收發(fā)器、ADC、音頻）對(duì)寬帶噪聲敏感，那么這種控制就是必需的。集成到這些多路輸出穩(wěn)壓器中的LDO具有1.7 V至5.5 V的輸入電壓范圍，配合一個(gè)降壓穩(wěn)壓器使用時(shí)，低輸入電壓使得LDO能夠提供極高效率的低噪聲輸出。例如，降壓穩(wěn)壓器可以用作前置穩(wěn)壓器，實(shí)現(xiàn)5V輸入到1.8V輸出的高效率壓降，然后將此1.8V電壓施加于LDO的輸入端，以提供極低噪聲的1.2V輸出電壓，從而以非常高的效率從5V初始輸入為極敏感的模擬電路供電。集成LDO具有高PSRR（即便Vin-Vout裕量較低）和低內(nèi)部噪聲，穩(wěn)壓器之間的串?dāng)_已被降至最小。為噪聲敏感型電路供電時(shí)，所有這些特性都很重要。