電源傳輸系統(tǒng)PDS是如何引起的？如何緩解？

PCB設(shè)計(jì)中最基礎(chǔ)、最重要但卻最容易被忽略的是電源傳輸系統(tǒng)(Power Delivery System，以下簡稱PDS)。從今天開始，與大家分享一系列與電源設(shè)計(jì)相關(guān)的話題。

電子設(shè)計(jì)行業(yè)中，最最常見的問題都與電源網(wǎng)絡(luò)的設(shè)計(jì)不合理有關(guān)。90%以上的EMI問題，都是由PDS引起。

本文會(huì)討論P(yáng)DS的歷史、問題是如何引起的以及如何緩解。

電壓源與紋波

首先我們來看下理想的電源是什么樣的。理想的電源是電壓源，電壓源的輸出阻抗為0，也就是說無論負(fù)載如何變化，輸出的電壓始終是恒定不變的。再進(jìn)一步說，無論電流的頻率如何變化，輸出的電壓仍應(yīng)該為恒定值：

很不幸，真實(shí)的電源并非如此。由于輸出阻抗的存在，會(huì)導(dǎo)致輸出的實(shí)際電壓發(fā)生變化。下圖為實(shí)際電源的等效示意圖：實(shí)際的電源可以等效為理想電壓源加一個(gè)串聯(lián)的輸出阻抗：

輸出阻抗會(huì)隨著頻率的變化而變化，在某些頻率阻抗較大而在某些頻率阻抗可能較低。當(dāng)負(fù)載電流變化時(shí)，輸出阻抗的存在會(huì)導(dǎo)致電壓降，使負(fù)載兩端的電壓不再為恒定值，這一Vdd電壓的變化稱為“紋波”。紋波如果較大，則Vdd電壓會(huì)降低而導(dǎo)致電路無法正常工作。另外，紋波大是大部分系統(tǒng)EMI問題的最主要根源。紋波會(huì)通過Vdd電源平面直接耦合到信號(hào)上。這也是為什么存在以下的經(jīng)驗(yàn)法則：對(duì)于“關(guān)鍵信號(hào)”，只能用地平面作為參考，而非電源平面。另外，由于線性電源的紋波要明顯小于開關(guān)電源，高速串行接口的SERDES(SERializer串行器/DESerializer解串器的簡稱)一般只使用線性電源。

大家對(duì)紋波產(chǎn)生的原因經(jīng)常會(huì)有混淆。其實(shí)紋波并非是某種“神秘”源頭產(chǎn)生的噪聲，且必須通過“去耦”或者“旁路”的方式去除。紋波是由于電源輸出阻抗的存在以及負(fù)載電流的變化造成的。如果某一個(gè)電源軌道的紋波很嚴(yán)重，也就意味著PDS的阻抗在某一頻率太高了。解決的辦法就是減小這些頻率下的阻抗。最常見的做法就是添加“去耦電容”。這里強(qiáng)調(diào)一下，所謂“去耦”電容并沒有去除任何耦合的東西，它們只是通過充放電為開關(guān)的動(dòng)作提供支持。一個(gè)更確切的名字是“庫倫桶”（Coulomb Bucket）。庫倫是電量的單位，“去耦”電容存貯了一定庫倫的電荷，當(dāng)負(fù)載電流變化（開關(guān)動(dòng)作）時(shí)進(jìn)行支援。明白了這個(gè)原理之后，接下去要做的就是計(jì)算出在某個(gè)頻率需要的電荷數(shù)，從而推斷出“去耦”電容的容值。

電容（或者說庫倫桶）

每個(gè)工程師都被要求在邏輯器件或模擬器件周圍擺放電容。大部分情況下，擺幾個(gè)？多大容值？如何擺？完成是參照器件的數(shù)據(jù)手冊(cè)，工程師并不知道其中的原理。但事實(shí)是，這些數(shù)據(jù)手冊(cè)中定義的電容數(shù)量及擺放位置未必經(jīng)過嚴(yán)格的驗(yàn)證…..

對(duì)于任何一個(gè)電容來說，都會(huì)存在兩個(gè)寄生參數(shù)，寄生參數(shù)限制了電容為開關(guān)動(dòng)作提供電荷的能力。下圖描述了一個(gè)理想電容，一個(gè)實(shí)際的電容以及實(shí)際電容阻抗隨頻率變化的曲線：

注意看一下，實(shí)際的電容可以等效為電容與一個(gè)電感（Lp）及一個(gè)電阻（Rp）的串聯(lián)。無論電容的容值多小，都會(huì)存在這兩個(gè)寄生參數(shù)，無法避免。

圖中還列出了兩個(gè)等式，分別用于計(jì)算不同頻率下L和C的阻抗?？梢钥吹剑谥绷髑闆r下（f=0），電容的阻抗Xc為無窮大，即電容不會(huì)對(duì)PDS造成任何影響；同時(shí)，電感的阻抗XL為0，也不會(huì)對(duì)PDS造成影響。當(dāng)頻率f變大時(shí)，Xc變小同時(shí)XL變大。當(dāng)達(dá)到諧振頻率Fr時(shí)，容抗Xc與感抗XL相互抵消，這時(shí)PDS負(fù)載中唯一可見阻抗就是寄生電阻Rp。也只有在這個(gè)頻率下，庫倫桶（去耦電容）在PDS中是最有效的。

如果低于Fr，電容呈現(xiàn)高阻抗，無法為負(fù)載提供電荷。如果高于Fr，電容開始表現(xiàn)得更像一個(gè)電感，該“電感”會(huì)與PCB的平面電容組成一個(gè)并聯(lián)調(diào)諧電路。并聯(lián)調(diào)諧電路在諧振頻率時(shí)會(huì)呈現(xiàn)高阻抗，這會(huì)導(dǎo)致較大的紋波。

**PDS****的阻抗Vs **頻率

當(dāng)設(shè)計(jì)PDS電源傳輸系統(tǒng)時(shí)，最重要的任務(wù)就是在盡可能寬的頻率范圍內(nèi)使其保持低阻抗。下圖展示了在Vdd和Vss之間擺放0.1uF及0.01uF的情況。藍(lán)色曲線是只擺放0.1uF電容時(shí)的阻抗曲線，可以看到在10MHz附近，阻抗最低；黃色曲線是只擺放0.01uF電容時(shí)的阻抗曲線，可以看到在13MHz附近，阻抗最低。紅色曲線則是同時(shí)擺放0.01uF及0.1uF電容時(shí)的阻抗曲線。

大部分芯片的數(shù)據(jù)手冊(cè)會(huì)建議在每個(gè)芯片電源引腳之間擺放若干以上容值的電容。從圖中可以看到，當(dāng)同時(shí)并聯(lián)0.01uF及0.1uF電容時(shí)，在6MHz到15MHz的區(qū)間，阻抗可以控制在0.1歐姆以下。但在這個(gè)區(qū)間之外，阻抗就會(huì)迅速變大。想象一下，當(dāng)頻率為100MHz時(shí)，1安培的電流變化就會(huì)產(chǎn)生0.5V的紋波。如果頻率更高，產(chǎn)生的紋波則會(huì)更大。

再給大家舉個(gè)例子，下圖展示了如果需要將PDS的阻抗控制在0.01Ohm，需要怎么使用去耦電容：

圖中左側(cè)的曲線是DC-DC的輸出阻抗；紫紅色曲線是兩個(gè)330uF鉭電容的阻抗曲線；紅色的是2個(gè)1uF的陶瓷電容；綠色是4個(gè)0.1uF的電容；藍(lán)色是8個(gè)0.01uF電容；棕色的是PCB的平面電容阻抗。Z-Total是合成之后的阻抗曲線。

以下列出了所有參與PDS計(jì)算的對(duì)象：

注意，該計(jì)算中并沒有考慮外接電容以及PCB平面電容的寄生電感。更復(fù)雜的計(jì)算方式以后另外討論。

負(fù)載與負(fù)載電流

在設(shè)計(jì)PDS前首先要考慮負(fù)載電流及其變化的原因。通常來說，邏輯電路負(fù)載變化主要來源于IC內(nèi)部的邏輯動(dòng)作以及給傳輸線充電。其中，單端邏輯電路造成的瞬態(tài)電流較大。如果是信號(hào)總線中的每個(gè)信號(hào)正好同時(shí)從0變到1，其造成的瞬態(tài)電流最大。很多EMI問題以及系統(tǒng)不穩(wěn)定的問題就是這么造成的。

下圖是一個(gè)典型的帶端接的單端邏輯電路：

下圖是信號(hào)從0到1時(shí)電流及電壓的變化：

使用以上圖形可以了解兩件事：第一，電源需要先給傳輸線充電；其次，通過傅里葉變化，可以從時(shí)域到頻域，查看哪些頻率造成了這一現(xiàn)象。

下圖示例中的傳輸線長度為30cm，時(shí)鐘信號(hào)為30MHz：

可以看到，其中的頻率從80MHz一直到900MHz，但沒有一個(gè)是時(shí)鐘的諧波。其中最高的頻率是由信號(hào)的上升時(shí)間(1ns)造成；最低的頻率是由傳輸線的長度造成。

平面電容

大家都知道，隨著容值的增加，電容的體積也會(huì)不斷增大。由于尺寸和體積的限制，不可能無限制地在PCB上增加電容。所以很多情況下，都會(huì)使用平面電容，即增加一個(gè)電源平面Vdd以及一個(gè)地平面Vss，Vdd和Vss之間用很薄的電解質(zhì)隔開。電容的容值與電容極板的正對(duì)面積成正比，與極板的距離成反比，因此使用一對(duì)電源平面組成的電容容值很大。

下圖是電源平面容值（每平方英寸）與平面距離的對(duì)比曲線，介電常數(shù)為4（最常用的層壓板介電常數(shù)）：

其中紅色曲線為兩個(gè)完整的平面；黑色曲線為1/3平面區(qū)域被占用的情況（比如BGA器件的過孔）。

因此，在設(shè)計(jì)PCB的層疊結(jié)構(gòu)之前，首先要確定需要多大程度地抑制紋波，并以此計(jì)算出需要的電容值。然后才能決定是否需要增加平面對(duì)（使用平面電容）。

現(xiàn)代的PCB設(shè)計(jì)大量使用高速器件（上升時(shí)間非?？欤?，所以平面電容的使用非常常見。下圖是個(gè)典型的10層板層疊結(jié)構(gòu)，其中3/4層，7/8層分別構(gòu)成了兩個(gè)電源平面，為了增大平面電容，兩個(gè)平面之間的距離只有3mil。

可見，增加電源平面對(duì)是抑制EMI、減小紋波最有效的方法。那在某些情況下，比如基于成本（增加兩個(gè)層PCB本身成本高很多）和厚度（比如為了做到超薄，手機(jī)的PCB必須達(dá)到指定厚度）的考量，無法多增加兩個(gè)額外的電源平面呢？

我們來看一個(gè)實(shí)際的例子，基于厚度的考慮，下圖的PCBMCIA PCB只能使用6層。其中1，3，4，6是信號(hào)層，只有2，5是電源層，且1，3，4，5沒有鋪銅。

其等效層疊結(jié)構(gòu)如下圖所示。Vdd和GND組成了一個(gè)間距是12mil的平面電容，其等效電容值約為500pF。

再看一下下面的示例，把1，3，4，6做了鋪銅處理：1，3層鋪了GND（灰色），4，6層鋪了Vdd（黑色）：

其等效層疊結(jié)構(gòu)如下圖所示，相當(dāng)于組成了5個(gè)電源平面對(duì)，每個(gè)電源平面對(duì)之間的間距只有4mil。其等效電容值為4100pF，遠(yuǎn)高于不鋪銅情況的500pF。

可見，給信號(hào)層鋪銅也可以作為平面使用，雖然效果不是整個(gè)完整的平面層（請(qǐng)參考前文的圖表）。