DS31256 HDLC控制器的配置步驟—橋接模式

DS31256 HDLC控制器的配置步驟—橋接模式

本應(yīng)用筆記提供了怎樣配置橋接模式下DS31256 HDLC控制器T1端口的例子。文章提供了一個(gè)實(shí)際例程，以方便最終用戶使用，幫助他們理解怎樣在環(huán)回模式下配置器件，構(gòu)建數(shù)據(jù)包，并進(jìn)行傳送、接收和檢查。

DS31256中的本地總線可以工作在兩種模式下：

- PCI橋接模式
- 配置模式

利用PCI橋接模式，PCI總線上的主機(jī)可以訪問本地總線。PCI總線用于控制并監(jiān)視DS31256，發(fā)送分組數(shù)據(jù)。DS31256將數(shù)據(jù)從PCI總線映射到本地總線(請(qǐng)參考DS31256數(shù)據(jù)資料的11.1.1節(jié)，了解詳細(xì)信息)。

關(guān)于使用配置模式的詳細(xì)信息，請(qǐng)參考應(yīng)用筆記2871：“DS31256 HDLC控制器的配置步驟—配置模式”。

圖1.
圖1.

這一例子具有以下配置：

DS31256的端口1是通道化T1端口。所有其他端口都沒有使用。

DS31256端口1 DS0的0-3被分配給HDLC通道3。端口1 DS0所有其他端口都沒有分配。

DS31256的HDLC通道3被分配給4個(gè)Rx FIFO模塊、4個(gè)Tx FIFO模塊、一個(gè)Rx FIFO高水線3、一個(gè)Tx低水線1。

使用一個(gè)Tx緩沖，一個(gè)Tx描述符，一個(gè)Tx未決隊(duì)列輸入構(gòu)建主機(jī)存儲(chǔ)器中的16字節(jié)數(shù)據(jù)包。由于DS31256處于環(huán)回模式，當(dāng)傳送數(shù)據(jù)包時(shí)，DS31256也會(huì)收到它。使用一個(gè)Rx緩沖、一個(gè)Rx描述符，一個(gè)Rx完成隊(duì)列輸入，將接收到的數(shù)據(jù)包寫入主機(jī)存儲(chǔ)器。

主機(jī)存儲(chǔ)器進(jìn)行如下配置：

接收側(cè)：
Rx自由隊(duì)列基本地址(RFQBA1/0)	=	0x10000000
Rx完成隊(duì)列基本地址(RDQBA1/0)	=	0x10000100
Rx描述符基本地址(RDBA1/0)	=	0x10000200
Rx緩沖基本地址	=	0x10001000

發(fā)送側(cè)：
Tx未決隊(duì)列基本地址(TPQBA1/0)	=	0x10000300
Tx完成隊(duì)列基本地址(TDQBA1/0)	=	0x10000400
Tx描述符基本地址(TDBA1/0)	=	0x10000500
Tx緩沖基本地址	=	0x10002000

代碼實(shí)例函數(shù)調(diào)用定義

為提高可讀性，這個(gè)例子中的代碼使用了幾個(gè)函數(shù)調(diào)用。這些函數(shù)的定義如下：

- write_reg(address, data)

將指定的數(shù)據(jù)寫入指定的DS31256寄存器地址

輸入：

地址 = 數(shù)據(jù)要寫入的寄存器地址

數(shù)據(jù) = 要寫入到指定寄存器中的數(shù)據(jù)
輸出：無

- read_reg(address, data)

讀取DS31256指定地址寄存器中的內(nèi)容

輸入：

地址 = 要讀取的寄存器地址
輸出：

數(shù)據(jù) = 來自寄存器的數(shù)值

- write_reg_IS(address, data)

將指定的數(shù)據(jù)寫入指定的DS31256間接選擇寄存器，然后，在返回前，等待該寄存器的忙比特被清位。

輸入：

地址 = 數(shù)據(jù)要寫入的間接選擇寄存器

數(shù)據(jù) = 要寫入到指定寄存器的數(shù)據(jù)
輸出：無

函數(shù)代碼：

write_reg(address, data)

bit_check = 0x8000;

while(bit_check & 0x8000)

read_reg(address, bit_check);

- wr_dword(address, data)

將指定的32位數(shù)據(jù)寫入指定的32位主機(jī)存儲(chǔ)器地址

輸入：

地址 = 數(shù)據(jù)要寫入的主機(jī)存儲(chǔ)器地址

數(shù)據(jù) = 要寫入到指定存儲(chǔ)器地址的數(shù)據(jù)
輸出：無

- rd_dword(address, data)

從指定的32位主機(jī)存儲(chǔ)器地址讀取的32位數(shù)據(jù)

輸入：

地址 = 要讀取的主機(jī)存儲(chǔ)器地址
輸出：

數(shù)據(jù) = 從主機(jī)存儲(chǔ)器讀取的32位數(shù)據(jù)

- frame_wait(count)

提供等于幀周期數(shù)的延時(shí)，幀周期為125微秒。

輸入：

計(jì)數(shù) = 要等待的幀周期數(shù)
輸出：無

T1配置模式代碼實(shí)例

這一代碼實(shí)例包括以下步驟：

復(fù)位DS31256
配置DS31256
使能HDLC通道
使HDLC通道處于環(huán)回模式
排列、發(fā)送、接收、檢查數(shù)據(jù)包

下面幾節(jié)提供簡(jiǎn)要說明和代碼實(shí)例，詳細(xì)介紹了這些步驟。采用了寄存器名稱而不是地址，以提高可讀性。DS31256內(nèi)部器件配置寄存器對(duì)應(yīng)的地址/偏移列在相應(yīng)的表格中。此外，縮寫Tx和Rx分別用于表示發(fā)送側(cè)和接收側(cè)。請(qǐng)參考DS31256數(shù)據(jù)資料，了解詳細(xì)信息。

復(fù)位DS31256

復(fù)位DS31256包括三步。首先，必須復(fù)位DS31256內(nèi)部寄存器，然后，DS31256內(nèi)部RAM必須置零，最后，再次復(fù)位DS31256內(nèi)部寄存器。

復(fù)位DS31256內(nèi)部寄存器

使用主復(fù)位寄存器(MRID)可以對(duì)DS31256中的所有寄存器進(jìn)行軟件復(fù)位。當(dāng)MRID寄存器的比特0被設(shè)置為1時(shí)，所有內(nèi)部寄存器將被置為默認(rèn)值0。在設(shè)置器件正常工作之前，主機(jī)必須將該位置回0。

Offset/Address	Acronym	Register Name	Data Sheet Section
0000	MRID	Master Reset & ID Register	5.1

//Reset DS31256 using MRID registers master reset bit.
write_reg(MRID, 0x0001);
write_reg(MRID, 0x0000);

將DS31256內(nèi)部RAM置零

復(fù)位芯片時(shí)，DS31256內(nèi)部配置RAM并沒有被清零，因此，必須手動(dòng)清零。使用適當(dāng)?shù)臄?shù)據(jù)和DS31256間接選擇寄存器，對(duì)DS31256的每一內(nèi)部RAM進(jìn)行一系列寫操作，完成該任務(wù)。本節(jié)詳細(xì)介紹完成該任務(wù)的過程。

Offset/Address	Acronym	Register Name	Data Sheet Section
03xx	CP[n]RDIS	Channelized Port n Register Data Indirect Select	6.3
03xx	CP[n]RD	Channelized Port n Register Data	6.3

// Zero Rx configuration and Tx configuration RAM's for all ports
for(port = 0; port < 16; port = port + 1)
{

write_reg(CP[0]RD + 8 * port, 0x0000);
for(ds0 = 0; ds0 < 128; ds0 = ds0 + 1)
{
// Set bits 9-8 = 01 to select Rx Configuration RAM
// Set bits 9-8 = 10 to select Tx Configuration RAM
write_reg_IS(CP[0]RDIS + 8 * port, (0x0100 + ds0));
write_reg_IS(CP[0]RDIS + 8 * port, (0x0200 + ds0));
}

}

Offset/Address	Acronym	Register Name	Data Sheet Section
0400	RHCDIS	Receive HDLC Channel Definition Indirect Select	7.2
0404	RHCD	Receive HDLC Channel Definition	7.2

// Zero the Rx HDLC channel definition RAM
write_reg(RHCD, 0x0000);
for(channel = 0; channel < 256; channel = channel + 1)
write_reg_IS(RHCDIS, channel);

Offset/Address	Acronym	Register Name	Data Sheet Section
0480	THCDIS	Transmit HDLC Channel Definition Indirect Select	7.2
0484	THCD	Transmit HDLC Channel Definition	7.2

// Zero the Tx HDLC channel definition RAM
write_reg(THCD, 0x0000);
for(channel = 0; channel < 256; channel = channel + 1)
write_reg_IS(THCDIS, channel);

Offset/Address	Acronym	Register Name	Data Sheet Section
0900	RFSBPIS	Receive FIFO Starting Block Pointer Indirect Select	8.2
0904	RFSBP	Receive FIFO Starting Block Pointer	8.2

// Zero the Rx FIFO Starting Block Pointer RAM
write_reg(RFSBP, 0x0000);
for(channel = 0; channel < 256; channel = channel + 1)
write_reg_IS(RFSBPIS, channel);

Offset/Address	Acronym	Register Name	Data Sheet Section
0910	RFBPIS	Receive FIFO Block Pointer Indirect Select	8.2
0914	RFBP	Receive FIFO Block Pointer	8.2

// Zero the Rx FIFO Block Pointer RAM
write_reg(RFBP, 0x0000);
for(channel = 0; channel < 256; channel = channel + 1)
write_reg_IS(RFBPIS, channel);

Offset/Address	Acronym	Register Name	Data Sheet Section
0920	RFHWMIS	Receive FIFO High Watermark Indirect Select	8.2
0924	RFHWM	Receive FIFO High Watermark	8.2

// Zero the Rx FIFO High Watermark RAM
write_reg(RFHWM, 0x0000);
for(channel = 0; channel < 256; channel = channel + 1)
write_reg_IS(RFHWMIS, channel);

Offset/Address	Acronym	Register Name	Data Sheet Section
0980	TFSBPIS	Transmit FIFO Starting Block Pointer Indirect Select	8.2
0984	TFSBP	Transmit FIFO Starting Block Pointer	8.2

// Zero the Tx FIFO Starting Block Pointer registers
write_reg(TFSBP, 0x0000);
for(channel = 0; channel < 256; channel = channel + 1)
write_reg_IS(TFSBPIS, channel);

Offset/Address	Acronym	Register Name	Data Sheet Section
0990	TFBPIS	Transmit FIFO Block Pointer Indirect Select	8.2
0994	TFBP	Transmit FIFO Block Pointer	8.2

// Zero the Tx FIFO Block Pointer RAM
write_reg(TFBP, 0x0000);
for(channel = 0; channel < 256; channel = channel + 1)
write_reg_IS(TFBPIS, channel);

Offset/Address	Acronym	Register Name	Data Sheet Section
09A0	TFLWMIS	Transmit FIFO Low Watermark Indirect Select	8.2
09A4	TFLWM	Transmit FIFO Low Watermark	8.2

// Zero the Tx FIFO Low Watermark RAM
write_reg(TFLWM, 0x0000);
for(channel = 0; channel < 256; channel = channel + 1)
write_reg_IS(TFLWMIS, channel);

Offset/Address	Acronym	Register Name	Data Sheet Section
0770	RDMACIS	Receive DMA Configuration Indirect Select	9.3.5
0774	RDMAC	Receive DMA Configuration	9.3.5

// Zero the Rx DMA configuration RAM
write_reg(RDMAC, 0x0000);
for(channel = 0; channel < 256; channel = channel + 1)
write_reg_IS(RDMACIS, 0x0400 + channel);

Offset/Address	Acronym	Register Name	Data Sheet Section
0870	TDMACIS	Transmit DMA Configuration Indirect Select	9.3.5
0874	TDMAC	Transmit DMA Configuration	9.3.5

// Zero the Tx DMA configuration RAM
write_reg(TDMAC, 0x0000);
for(channel = 0; channel < 256; channel = channel + 1)
write_reg_IS(TDMACIS, 0x0200 + channel);

復(fù)位DS31256內(nèi)部寄存器

Offset/Address	Acronym	Register Name	Data Sheet Section
0000	MRID	Master Reset and ID Register	5.1

// Reset DS31256 using MRID registers master reset bit.
write_reg(MRID, 0x0001);
write_reg(MRID, 0x0000);

配置DS31256

配置DS31256包括以下步驟：

配置PCI寄存器
配置1層寄存器
配置HDLC寄存器
配置FIFO寄存器
配置DMA寄存器

下面幾節(jié)詳細(xì)介紹了配置這些寄存器設(shè)置。采用了幾個(gè)變量來提高可讀性，提供計(jì)算能力更強(qiáng)的代碼結(jié)構(gòu)。下面的代碼對(duì)這些變量進(jìn)行初始化：

// This example uses port 1 channel 3
port = 1;
channel = 3;

// Rx free queue base address
rfq_base_addr = 0x10000000;

// Rx free queue end address
// Rx free queue size = 16
rfq_end_idx = 0x000F;

// Rx done queue base address
rdq_base_addr = 0x10000100;

// Rx done queue end address
// Rx done queue size = 16
rdq_end_idx = 0x000F;

// Rx descriptor base address
// Rx descriptor table size = 256
rdscr_base_addr = 0x10000200;

// Rx data buffer base address
rx_buf_base_addr = 0x10001000;

// Tx pending queue base address
tpq_base_addr = 0x10000300;

// Tx pending queue end address
// Tx pending queue size = 16
tpq_end_idx = 0x000F;

// Tx done queue base address
tdq_base_addr = 0x10000400;

// Tx done queue end address
// Tx done queue size = 16
tdq_end_idx = 0x000F;
// Tx descriptor base address
// Tx descriptor table size = 256
tdscr_base_addr = 0x10000500;

// Tx data buffer base address
tx_buf_base_addr = 0x10002000;

配置PCI寄存器

PCI橋接模式支持PCI總線上的主機(jī)對(duì)本地總線進(jìn)行訪問。PCI總線用于控制和監(jiān)視DS31256，傳送分組數(shù)據(jù)。DS31256將數(shù)據(jù)從PCI總線映射到本地總線(請(qǐng)參考DS31256數(shù)據(jù)資料第10節(jié))。

Offset/Address	Acronym	Register Name	Data Sheet Section
0x004/0A04	PCMD0	PCI Command Status 0	10.2

// Map DS31256 Configuration Registers to a PCI bus base address
write_reg(PDCM, 32'h80000000);

// PCI command/status register 0 - controls DS31256 DMA functionality
// Set Bit 1 = 1 to enable accesses to internal device configuration registers through PCI bus
//(required for Bridge mode)
// Set Bit 2 = 1 to allow the device operation as bus master on PCI bus (required for DMA)
// Set Bit 6 = 1 to act on parity errors
// Set Bit 8 = 1 to enable the PSERR pin
write_reg(PCMD0, 32'h00000146);

配置1層寄存器

DS31256的每一端口都含有1層控制器，完成以下幾項(xiàng)功能，包括：

為輸入和輸出數(shù)據(jù)分配HDLC通道號(hào)
通道化本地和網(wǎng)絡(luò)環(huán)回
64kps、56kps、或者沒有數(shù)據(jù)通道化選擇
通道化發(fā)送DS0通道填充全1
向BERT發(fā)送和接收數(shù)據(jù)
將數(shù)據(jù)送入V.54環(huán)路碼型探測(cè)器

通過RP[n]CR、TP[n]CR、CP[n]RD和CP[n]RDIS寄存器，在端口上完成1層配置，其中，n是要配置的端口。

Offset/Address	Acronym	Register Name	Data Sheet Section
01xx	RP[n]CR	Receive Port n Control Register	6.2
02xx	TP[n]CR	Transmit Port n Control Register	6.2
03xx	CP[n]RDIS	Channelized Port n Register Data Indirect Select	6.3
03xx	CP[n]RD	Channelized Port n Register Data	6.3

// Set RX Port Control Register
// Set bits 2-0 = 000 for clock, data and sync are not inverted
// Set bits 5-4 = 00 for sync pulse 0 clocks early
// Set bits 7-6 = 00 for T1 mode
// Set bit 10 = 0 to disable local loopback
write_reg(RP[0]CR + 4 * port, 0x0000);

// Set Tx Port Control Register
// Set bit 2-0 = 000 for clock, data and sync are not inverted
// Set bit 3 = 0 to force all data at TD to be 1
// Set bits 5-4 = 00 for sync pulse 0 clocks early
// Set bits 7-6 = 0 for T1 mode
write_reg(TP[0]CR + 4 * port, 0x0000);

// RX Port Configuration Registers
// DS0's 0-3 disabled, assigned to HDLC channel
// CP[n]RDIS bits 9-8 = 01 for Receive Configuration
write_reg(CP[0]RD + 8 * port, 0x0000 + channel);
for(ds0 = 0; ds0 < 4; ds0 = ds0 + 1)
write_reg_IS(CP[0]RDIS + 8 * port, 0x0100 + ds0);

// Tx Port Configuration Registers
// DS0's 0-3 disabled, assigned to HDLC channel
// CP[n]RDIS bits 9-8 = 10 for Transmit Configuration
write_reg(CP[0]RD + 8 * port, 0x0000 + channel);
for(ds0 = 0; ds0 < 4; ds0 = ds0 + 1)
write_reg_IS(CP[0]RDIS + 8 * port, 0x0200 + ds0);

配置HDLC寄存器

DS31256含有一個(gè)256通道HDLC控制器，完成2層功能。該控制器完成的功能包括：

零填充和去填充
標(biāo)志探測(cè)和字節(jié)對(duì)齊
CRC產(chǎn)生和校驗(yàn)
數(shù)據(jù)置反和位反轉(zhuǎn)

通過RHCD、RHCDIS、THCD和THCDIS寄存器，在通道上配置HDLC控制器。

Offset/Address	Acronym	Register Name	Data Sheet Section
0400	RHCDIS	Receive HDLC Channel Definition Indirect Select	7.2
0404	RHCD	Receive HDLC Channel Definition	7.2
0480	THCDIS	Transmit HDLC Channel Definition Indirect Select	7.2
0484	THCD	Transmit HDLC Channel Definition	7.2

// RX HDLC configuration
// Set bits 3-2 = 10 for 32-bit CRC
write_reg(RHCD, 0x0008);
write_reg_IS(RHCDIS, channel);

// Tx HDLC configuration
// Set bit 1= 0 to select an interfill byte of 7E
// Set bits 3-2 = 10 for 32-bit CRC
// Set bits 11-8 = 1000 for closing flag/no interfill bytes/opening flag
write_reg(THCD, 0x0108);
write_reg_IS(THCDIS, channel);

配置FIFO寄存器

DS31256含有一個(gè)16kB發(fā)送FIFO和一個(gè)16kB接收FIFO。每一FIFO按照4 dword或者16字節(jié)被分成1024個(gè)模塊。在HDLC通道基礎(chǔ)上分配FIFO存儲(chǔ)器?？梢栽O(shè)置分配給每一HDLC通道的FIFO存儲(chǔ)器的數(shù)量，最少是4個(gè)模塊，最多為1024個(gè)模塊。建立圓形鏈表，列出一組模塊，每一模塊指向鏈中的下一模塊，最后一個(gè)模塊指向第一個(gè)，這樣，將FIFO存儲(chǔ)器分配給HDLC通道。鏈表中的一個(gè)模塊分配給該通道的FIFO起始模塊指針，將FIFO模塊鏈表分配給指定的HDLC通道。

在這個(gè)例子中，4個(gè)Tx FIFO模塊和4個(gè)Rx FIFO模塊被分配給HDLC通道。這個(gè)例子還使用了一個(gè)Rx FIFO高水線3，以及Tx FIFO低水線1。Rx FHFO高水線指示HDLC引擎在DMA開始向PCI總線發(fā)送數(shù)據(jù)之前，應(yīng)該將多少模塊寫入Rx FIFO。高水線設(shè)置必須在一個(gè)模塊以及相關(guān)某一通道鏈表模塊之間。Tx FIFO低水線指示在DMA開始從PCI總線獲取大量數(shù)據(jù)之前，有多少模塊應(yīng)留在Tx FIFO中。HDLC通道用于防止出現(xiàn)傳送下溢以及接收上溢所需要的FIFO存儲(chǔ)器、Rx FIFO高水線和Tx FIFO低水線數(shù)量取決于應(yīng)用程序。通過下表列出的寄存器，在HDLC通道基礎(chǔ)上，單獨(dú)配置DS31256的Tx FIFO和Rx FIFO。

Offset/Address	Acronym	Register Name	Data Sheet Section
0910	RFBPIS	Receive FIFO Block Pointer Indirect Select	8.2
0914	RFBP	Receive FIFO Block Pointer	8.2

// Build the Rx FIFO block linked list
// 0->1->2->3->0
for (block = 0; block < 4; block = block + 1)
{
// Bits 9-0 in RFBP register indicate which block is next in the linked list
write_reg(RFBP, block + 1);
write_reg_IS(RFBPIS, block);
}

// The last block points to the first block to create a circular linked list
write_reg(RFBP, 0x0000);
write_reg_IS(RFBPIS, 0x0003);

// Assign the circular linked list to a specific channel
write_reg(RFSBP, 0x0000);
write_reg_IS(RFSBPIS, channel);

Offset/Address	Acronym	Register Name	Data Sheet Section
0920	RFHWMIS	Receive FIFO High Watermark Indirect Select	8.2
0924	RFHWM	Receive FIFO High Watermark	8.2

// Set RX FIFO high watermark for channel to 3
write_reg(RFHWM, 0x0003);
write_reg_IS(RFHWMIS, channel);

Offset/Address	Acronym	Register Name	Data Sheet Section
0990	TFBPIS	Transmit FIFO Block Pointer Indirect Select	8.2
0994	TFBP	Transmit FIFO Block Pointer	8.2

// Tx FIFO block linked list
// 0->1->2->3->0
for (block = 0; block < 4; block = block + 1)
{
// Bits 9-0 in TFBP register indicate which block is next in the linked list
write_reg(TFBP, block + 1);
write_reg_IS(TFBPIS, block);
}

// The last block points to the first block to create a circular linked list
write_reg(TFBP, 0x0000);
write_reg_IS(TFBPIS, 0x0003);

Offset/Address	Acronym	Register Name	Data Sheet Section
0980	TFSBPIS	Transmit FIFO Starting Block Pointer Indirect Select	8.2
0984	TFSBP	Transmit FIFO Starting Block Pointer	8.2

// Assign the circular linked list to a specific channel
write_reg(TFSBP, 0x0000);
write_reg_IS(TFSBPIS, channel);

Offset/Address	Acronym	Register Name	Data Sheet Section
09A0	TFLWMIS	Transmit FIFO Low Watermark Indirect Select	8.2
09A4	TFLWM	Transmit FIFO Low Watermark	8.2

// Set Tx FIFO low watermark for channel to 1
write_reg(TFLWM, 0x0001);
write_reg_IS(TFLWMIS, channel);

配置DMA寄存器

DMA模塊處理分組數(shù)據(jù)在FIFO模塊和PCI模塊之間的傳送。PCI模塊控制數(shù)據(jù)在DS31256和外部PCI總線之間的傳送。主機(jī)定義為CPU或者位于PCI總線上的智能控制器，由它指示DS31256怎樣處理輸入輸出數(shù)據(jù)。

這通過使用描述符來實(shí)現(xiàn)，描述符定義為從主機(jī)傳送給DMA模塊以及由DMA模塊傳送給主機(jī)并經(jīng)過格式化預(yù)處理的消息。通過這些描述符，主機(jī)告知DMA要傳送的分組數(shù)據(jù)的位置和狀態(tài)，把接收到的分組數(shù)據(jù)放到哪里。DMA使用這些描述符告知主機(jī)，已經(jīng)傳送的分組數(shù)據(jù)的狀態(tài)，以及接收到的分組數(shù)據(jù)的狀態(tài)和位置。

在接收側(cè)，主機(jī)寫入自由隊(duì)列描述符，告知DMA在哪里可以放置到達(dá)分組數(shù)據(jù)。與每一自由隊(duì)列輸入相關(guān)的是接收數(shù)據(jù)緩沖位置和數(shù)據(jù)包描述符。DS31256使用接收自由隊(duì)列輸入來將接收到的分組數(shù)據(jù)寫入主機(jī)存儲(chǔ)器，它在Rx完成隊(duì)列中建立輸入。這些Rx完成隊(duì)列輸入告知主機(jī)接收到的數(shù)據(jù)的位置和狀態(tài)。請(qǐng)參考DS31256數(shù)據(jù)資料，了解詳細(xì)信息。主機(jī)必須通過寫入下表列出的所有寄存器來配置Rx DMA：

Offset/Address	Acronym	Register Name	Data Sheet Section
0700	RFQBA0	Receive Free Queue Base Address 0 (lower word)	9.2.3
0704	RFQBA1	Receive Free Queue Base Address 1 (upper word)	9.2.3
0708	RFQEA	Receive Free Queue end Address	9.2.3
070C	RFQSBSA	Receive Free Small Buffer Start Address	9.2.3
0710	RFQLBWP	Receive Free Queue Large Buffer Host Write Pointer	9.2.3
0714	RFQSBWP	Receive Free Queue Small Buffer Host Write Pointer	9.2.3
0718	RFQLBRP	Receive Free Queue Large Buffer DMA Read Pointer	9.2.3
071C	RFQSBRP	Receive Free Queue Small Buffer DMA Read Pointer	9.2.3
0730	RDQBA0	Receive Done Queue Base Address 0 (lower word)	9.2.4
0734	RDQBA1	Receive Done Queue Base Address 1 (upper word)	9.2.4
0738	RDQEA	Receive Done Queue end Address	9.2.4
073C	RDQRP	Receive Done Queue Host Read Pointer	9.2.4
0740	RDQWP	Receive Done Queue DMA Write Pointer	9.2.4
0750	RDBA0	Receive Descriptor Base Address 0 (lower word)	9.2.2
0754	RDBA1	Receive Descriptor Base Address 1 (upper word)	9.2.2
0770	RDMACIS	Receive DMA Configuration Indirect Select	9.3.5
0774	RDMAC	Receive DMA Configuration	9.3.5
0790	RLBS	Receive Large Buffer Size	9.2.1

// Rx large buffer size = 256 bytes
write_reg(RLBS, 0x0100);

// Rx free queue base address
write_reg(RFQBA0, rfq_base_addr & 0x0000FFFF);
write_reg(RFQBA1, (rfq_base_addr >> 16) & 0x0000FFFF);

// Rx free queue large buffer read and write pointers = 0
write_reg(RFQLBRP, 0x0000);
write_reg(RFQLBWP, 0x0000);

// Rx free queue small buffer start address = 16
write_reg(RFQSBSA, rfq_end_idx);

// Rx free queue small buffer read and write pointers = 0
write_reg(RFQSBRP, 0x0000);
write_reg(RFQSBWP, 0x0000);

// Rx free queue end address
write_reg(RFQEA, rfq_end_idx);

// Rx done queue base address
write_reg(RDQBA0, rdq_base_addr & 0x0000FFFF);
write_reg(RDQBA1, (rdq_base_addr >> 16) & 0x0000FFFF);

// Rx done queue read and write pointers = 0
write_reg(RDQRP, 0x0000);
write_reg(RDQWP, 0x0000);

// Rx done queue end address
write_reg(RDQEA, rdq_end_idx);

// Rx descriptor base address
write_reg(RDBA0, rdscr_base_addr & 0x0000FFFF);
write_reg(RDBA1, (rdscr_base_addr >> 16) & 0x0000FFFF);

// Rx DMA Channel Configuration
// The data in RDMAC register is written to or read from the Receive Configuration RAM
// Set bit 0 = 0 to disable the HDLC Channel
// Set bit 201 = 00 for large buffers only
// Set bit 6-3 = 0000 for 0 byte offset from the data buffer address of the first data buffer
// Set Bit 9-7 = 000 for DMA write to the Done Queue only after packet reception is complete
// Set the HDLC Channel Number by RDMACIS register
write_reg(RDMAC, 0x0000);
write_reg_IS(RDMACIS, 0x0400 + channel);

在發(fā)送側(cè)，主機(jī)將寫入未決隊(duì)列，告知DMA哪一通道有準(zhǔn)備要發(fā)送的分組數(shù)據(jù)。與每一未決隊(duì)列描述符相關(guān)的是一個(gè)或者多個(gè)發(fā)送數(shù)據(jù)包描述符鏈表，由它描述了分組數(shù)據(jù)。每一發(fā)送數(shù)據(jù)包描述符還有一個(gè)發(fā)送數(shù)據(jù)緩沖指針，含有HDLC數(shù)據(jù)包的實(shí)際數(shù)據(jù)負(fù)載。

DS31256處理發(fā)送未決隊(duì)列描述符輸入時(shí)，它建立發(fā)送完成隊(duì)列描述符隊(duì)列輸入。完成發(fā)送一個(gè)完整的數(shù)據(jù)包或者DS31256所配置的數(shù)據(jù)緩沖后，DMA將寫入完成隊(duì)列。通過這些完成隊(duì)列描述符，DMA告知主機(jī)關(guān)于輸出分組數(shù)據(jù)的狀態(tài)。請(qǐng)參考DS31256數(shù)據(jù)資料，了解詳細(xì)信息。主機(jī)必須通過寫入下表列出的所有寄存器來配置Tx DMA：

Offset/Address	Acronym	Register Name	Data Sheet Section
0800	TPQBA0	Transmit Pending Queue Base Address 0 (lower word)	9.3.3
0804	TPQBA1	Transmit Pending Queue Base Address 1 (upper word)	9.3.3
0808	TPQEA	Transmit Pending Queue end Address	9.3.3
080C	TPQWP	Transmit Pending Queue Host Write Pointer	9.3.3
0810	TPQRP	Transmit Pending Queue DMA Read Pointer	9.3.3
0830	TDQBA0	Transmit Done Queue Base Address 0 (lower word)	9.3.4
0834	TDQBA1	Transmit Done Queue Base Address 1 (upper word)	9.3.4
0838	TDQEA	Transmit Done Queue end Address	9.3.4
083C	TDQRP	Transmit Done Queue Host Read Pointer	9.3.4
0840	TDQWP	Transmit Done Queue DMA Write Pointer	9.3.4
0850	TDBA0	Transmit Descriptor Base Address 0 (lower word)	9.3.2
0854	TDBA1	Transmit Descriptor Base Address 1 (upper word)	9.3.2
0870	TDMACIS	Transmit DMA Configuration Indirect Select	9.3.5
0874	TDMAC	Transmit DMA Configuration	9.3.5

// Tx pending queue base address
write_reg(TPQBA0, tpq_base_addr & 0x0000FFFF);
write_reg(TPQBA1, (tpq_base_addr >> 16) & 0x0000FFFF);

// Tx pending queue read and write pointers = 0
write_reg(TPQRP, 0x0000);
write_reg(TPQWP, 0x0000);

// Tx pending queue end address
write_reg(TPQEA, tpq_end_idx);

// Tx done queue base address
write_reg(TDQBA0, tdq_base_addr & 0x0000FFFF);
write_reg(TDQBA1, (tdq_base_addr >> 16) & 0x0000FFFF);

// Tx done queue read and write pointers = 0
write_reg(TDQRP, 0x0000);
write_reg(TDQWP, 0x0000);

// Tx done queue end address
write_reg(TDQEA, tdq_end_idx);

// Tx descriptor base address
write_reg(TDBA0, tdscr_base_addr & 0x0000FFFF);
write_reg(TDBA1, (tdscr_base_addr >> 16) & 0x0000FFFF);

// Tx DMA Channel Configuration
// The data in TDMAC register is written to or read from the Transmit Configuration RAM
// Set bit 0 = 0 to disable HDLC Channel
// Set bit 1 = 0 for write done queue after packet transmitted
// Set the HDLC Channel Number by TDMACIS register
write_reg(TDMAC, 0x0000);
write_reg_IS(TDMACIS, 0x0200 + channel);

使能HDLC通道

DS31256初始化后，下一步是使能HDLC通道。除了已經(jīng)闡述的配置步驟之外，必須完成以下步驟來使能DS31256數(shù)據(jù)包傳送和接收：

使能端口Tx和Rx配置RAM中的HDLC通道(使能HDLC通道)
初始化Rx自由隊(duì)列(裝入DMA描述符)
針對(duì)DS31256使能Tx DMA和Rx DMA (使能DMA)
使能HDLC通道Tx和Rx DMA
使能1層的端口數(shù)據(jù)傳送(打開HDLC通道)

使能端口Tx和Rx配置RAM中的HDLC通道

Offset/Address	Acronym	Register Name	Data Sheet Section
03xx	CP[n]RDIS	Channelized Port n Register Data Indirect Select	6.3
03xx	TPQBA1	Channelized Port n Register Data	6.3

// Enable packet reception in port layer 1 Rx configuration RAM
for (ds0 = 0; ds0 < 4; ds0 = ds0 + 1)
{
// Read the current data value from the Rx Configuration RAM
// Set CP[n]RDIS bits 6-0 = DS0
// Set CP[n]RDIS bit 14 = 1 to read data from the RAM
// Set CP[n]RDIS bits 9-8 = 01 to select Rx configuration RAM
write_reg_IS(CP[0]RDIS + 8 * port, 0x4100 + ds0);
read_reg(CP[0]RD + 8 * port, data);

// Update memory with new value
// Set CP[n]RDIS bits 6-0 = DS0
// Set CP[n]RDIS bit 14 = 0 to write data to the RAM
// Set CP[n]RDIS bits 9-8 = 01 to select Rx configuration RAM
// Enable DS0 by setting bit 15 = 1 in CP[0]RD register
write_reg(CP[0]RD + 8 * port, data | 0x8000);
write_reg_IS(CP[0]RDIS + 8 * port, 0x0100 + ds0);
}

初始化Rx自由隊(duì)列

在DS31256將DMA接收到的數(shù)據(jù)包從其內(nèi)部FIFO發(fā)送到主機(jī)存儲(chǔ)器之前，主機(jī)必須告知DS31256把數(shù)據(jù)放到哪里。這通過Rx自由隊(duì)列完成。Rx自由隊(duì)列中的每一輸入都含有指向Rx數(shù)據(jù)緩沖和Rx數(shù)據(jù)包描述符索引的指針。這一例子使用了一個(gè)Rx自由隊(duì)列輸入。該輸入含有一個(gè)Rx自由隊(duì)列大緩沖和一個(gè)Rx數(shù)據(jù)包描述符。DS31256 Rx大數(shù)據(jù)緩沖容量被設(shè)置為256字節(jié)(RLBS = 256)。此外，DS31256被配置為使用4字節(jié)CRC，將Rx CRC寫入Rx數(shù)據(jù)緩沖。因此，一個(gè)Rx大數(shù)據(jù)緩沖可以支持252字節(jié)的分組數(shù)據(jù)。

Offset/Address	Acronym	Register Name	Data Sheet Section
0710	RFQLBWP	Receive Free Queue Large Buffer Host Write Pointer	9.2.3
0718	RFQLBRP	Receive Free Queue Large Buffer DMA Read Pointer	9.2.3

// check for space in Rx large free queue
read_reg(RFQLBWP, wr_ptr);
read_reg(RFQLBRP, rd_ptr);
if (rd_ptr < wr_ptr)

cnt = rd_ptr - wr_ptr - 1;
else

cnt = rfq_end_idx - wr_ptr + rd_ptr;

// If room in Rx free queue then put 1 entry in the queue
// dword 0 = Rx data buffer address (use Rx data buffer starting at Rx buffer area base address)
// dword 1 = corresponding Rx descriptor index (use Rx descriptor table index 0)
if (cnt < 0)
rx_dscr_idx = 0;
wr_dword(rfq_base_addr + wr_ptr * 8, rx_buf_base_addr);
wr_dword(rfq_base_addr + wr_ptr * 8 + 4, rx_dscr_idx);

// Advance the Rx free queue large buffer write pointer by 1
if (wr_ptr = rfq_end_idx)

wr_ptr = 0;
else

wr_ptr = wr_ptr + 1;
write_reg(RFQLBWP, wr_ptr);
}

使能DS31256 Tx和Rx DMA

Offset/Address	Acronym	Register Name	Data Sheet Section
0010	MC	Master Configuration	5.2

// Enable Tx and Rx DMA in the DS31256 master configuration register
// Set bit 0 = 1 to enable Receive DMA
// Set bits 2-1 = 00 to burst length maximum is 32 dwords
// Set bit 3 = 1 to enable Transmit DMA
// Set bits 6 = 1 for HDLC packet data on PCI bus is big endian
// Set bits 11-7 = 00000 to select Port 0 has the dedicated resources of the BERT
write_reg(MC, 0x0049);

使能HDLC通道Tx和Rx

Offset/Address	Acronym	Register Name	Data Sheet Section
0770	RDMACIS	Receive DMA Configuration Indirect Select Register	9.3.5
0774	RDMAC	Receive DMA Configuration Register	9.3.5
0870	TDMACIS	Transmit DMA Configuration Indirect Select Register	9.3.5
0874	TDMAC	Transmit DMA Configuration Register	9.3.5

// Read the current channel value from the Rx DMA Configuration RAM
// Set RDMACIS bits 7-0 = channel
// Set RDMACIS bits 10-8 = 100 to read lower word of dword 2
// Set RDMACIS bit 14 = 1 to read from RAM
write_reg_IS(RDMACIS, 0x4400 + channel);
read_reg(RDMAC, data);

// Enable channel Rx DMA
// Update RAM with new value
// Set RDMAC bit 0 = 1 to enable the HDLC channel
// Set RDMACIS bits 7-0 = channel
// Set RDMACIS bits 10-8 = 100 to read lower word of dword 2
// Set RDMACIS bit 14 = 1 to read from RAM
write_reg(RDMAC, data | 0x0001);
write_reg_IS(RDMACIS, 0x0400 + channel);

// Read the current channel value from the Tx DMA Configuration RAM
// Set TDMACIS bits 7-0 = channel
// Set TDMACIS bits 11-8 = 0010 to read lower word of dword 1
// Set TDMACIS bit 14 = 1 to read from RAM
write_reg_IS(TDMACIS, 0x4200 + channel);
read_reg(TDMAC, data);

// Enable channel Tx DMA
// Update RAM with new value
// Set TDMAC bit 0 = 1 to enable the HDLC channel
// Set TDMACIS bits 7-0 = channel
// Set TDMACIS bits 11-8 = 0010 to read lower word of dword 1
// Set TDMACIS bit 14 = 0 to write to RAM
write_reg((TDMAC, data | 0x0001);
write_reg_IS(TDMACIS, 0x0200, + channel);

使能1層的端口數(shù)據(jù)傳輸

Offset/Address	Acronym	Register Name	Data Sheet Section
02xx	TP[n]CR	Transmit Port n Control Register	6.2

// Tx port control register
// Set Bit 3 TFDA1 = 1 to allow data to be transmitted normally
read_reg(TP[0]CR + 4 * port, data);
write_reg(TP[0]CR + 4 * port, data | 0x0008);

使HDLC通道進(jìn)入環(huán)回模式

完成通道配置后，使能它需要大約5個(gè)幀周期，即625μs，使DS31256內(nèi)部邏輯完成向新配置的轉(zhuǎn)換。轉(zhuǎn)換完成后，HDLC通道可以進(jìn)入環(huán)回模式，這樣，通道上傳送的所有數(shù)據(jù)也會(huì)在該通道上接收到。在5個(gè)幀等待周期之前使HDLC通道進(jìn)入環(huán)回模式會(huì)導(dǎo)致無用數(shù)據(jù)寫入通道的Rx FIFO。

Offset/Address	Acronym	Register Name	Data Sheet Section
01xx	RP[n]CR	Receive Port n Control Register	6.2

// Wait for at least 5 frame periods for the internal DS31256 initialization to complete
frame_wait(5);

// Set Bit 10 = 1 to enable loopback - routes transmit data back to the receive port
read_reg(RP[0]CR + 4 * port, data);
write_reg(RP[0]CR + 4 * port, data | 0x0400);

排列、發(fā)送、接收、檢查數(shù)據(jù)包

完成DS31256初始化之后，可以開始發(fā)送和接收數(shù)據(jù)。由于DS31256處于環(huán)回模式，HDLC通道傳送的所有數(shù)據(jù)也會(huì)在該通道上接收到。本節(jié)將討論構(gòu)建主機(jī)存儲(chǔ)器中數(shù)據(jù)包的過程，以及數(shù)據(jù)的發(fā)送、接收和結(jié)果檢查。下面幾節(jié)詳細(xì)介紹這一過程。

構(gòu)建主機(jī)存儲(chǔ)器中的數(shù)據(jù)包

這一個(gè)例子將發(fā)送一個(gè)16字節(jié)數(shù)據(jù)包。在數(shù)據(jù)包發(fā)送之前，必須在主機(jī)存儲(chǔ)器中構(gòu)建它。此外，也必須在主機(jī)存儲(chǔ)器中構(gòu)建對(duì)應(yīng)的Tx數(shù)據(jù)包描述符。下面的代碼詳細(xì)介紹了這些任務(wù)。

// Create a 16-byte data packet in memory in a Tx buffer whose start address is the Tx buffer area base
// address
wr_dword(tx_buf_base_addr, 0x01234567);
wr_dword(tx_buf_base_addr + 4, 0x89ABCDEF);
wr_dword(tx_buf_base_addr + 8, 0x02468ACE);
wr_dword(tx_buf_base_addr + 12, 0x13579BDF);

// Create a Tx descriptor (4 dwords) for the packet at Tx descriptor
// Tx descriptor table index 0
// dword0 = Tx buffer address
// dword1 = EOF, CV, byte count, next descriptor pointer
// dowrd2 = HDLC channel
// dword3 = PV, next pending descriptor pointer (set to 0)
tx_dscr_idx = 0;
wr_dword(tdscr_base_addr + tx_dscr_idx * 16, tx_buf_base_addr);
wr_dword(tdscr_base_addr + tx_dscr_idx * 16 + 4, 0x80100000);
wr_dword(tdscr_base_addr + tx_dscr_idx * 16 + 8, 0x00000000 + channel);
wr_dword(tdscr_base_addr + tx_dscr_idx * 16 + 12, 0x00000000);

數(shù)據(jù)包發(fā)送和接收

為完成數(shù)據(jù)包發(fā)送，Tx描述符必須放在發(fā)送未決隊(duì)列中，然后，必須遞增發(fā)送未決隊(duì)列寫指針(TPQWP)。當(dāng)DS31256探測(cè)到未決隊(duì)列不空(TPQWP不等于TPQRP)時(shí)，它將開始處理隊(duì)列輸入，并發(fā)送數(shù)據(jù)包。

Offset/Address	Acronym	Register Name	Data Sheet Section
0028	SDMA	Status Register for DMA	5.3.2
080C	TPQWP	Transmit Pending Queue Host Write Pointer	9.3.3
0810	TPQRP	Transmit Pending Queue DMA Read Pointer	9.3.3

// Read SDMA register to clear any previously set status bits
read_reg(SDMA, data);

// check free space in Tx pending queue
read_reg(TPQWP, wr_ptr);
read_reg(TPQRP, rd_ptr)
if (rd_ptr < wr_ptr)

cnt = rd_ptr - wr_ptr - 1;
else

cnt = rfq_end_idx - wr_ptr + rd_ptr;

// If room in the Tx pending queue create an entry for the packet
if (cnt < 0)
{
wr_dword(tpq_base_addr + wr_ptr * 4, 0x0000000 + (channel << 16));

// Advance the Tx pending queue write pointer
if (wr_ptr = tpq_end_idx)

wr_ptr = 0;
else

wr_ptr = wr_ptr + 1;
write_reg(TPQWP, wr_ptr);
}

檢查結(jié)果

等待足夠的時(shí)間周期以完成數(shù)據(jù)包發(fā)送和接收后，可以進(jìn)行幾項(xiàng)檢查，確定數(shù)據(jù)包發(fā)送和接收是否成功。以下代碼詳細(xì)說明了這幾項(xiàng)檢查。

Offset/Address	Acronym	Register Name	Data Sheet Section
0028	SDMA	Status Register for DMA	5.3.2
0710	RFQLBWP	Receive Free Queue Large Buffer Host Write Pointer	9.2.3
0718	RFQLBRP	Receive Free Queue Large Buffer DMA Read Pointer	9.2.3
073C	RDQRP	Receive Done Queue Host Read Pointer	9.2.4
0740	RFQLBRP	Receive Done Queue DMA Write Pointer	9.2.4
083C	TDQRP	Transmit Done Queue Host Read Pointer	9.3.4
0840	TDQWP	Transmit Done Queue DMA Write Pointer	9.3.4

// wait 2 frame periods for packet to be transmitted/received
frame_wait(2);

// Check SDMA register
// Expected value = 0x6440, if not, it means there was error
read_reg(SDMA, data);

// Check to see how many entries are in the Tx done queue (distance from TDQRP to TDQWP)
// Expected value is 1 - one entry in the Tx done queue corresponding to the packet that was sent
read_reg(TDQRP, rd_ptr);
read_reg(TDQWP, wr_ptr);
if (wr_ptr >= rd_ptr)

cnt = wr_ptr - rd_ptr;
else

cnt = tdq_end_idx + 1 - rd_ptr + wr_ptr;

// Check Tx done queue descriptor
// Expected value = 0x0003000
// Bits 15-0 indicates the descriptor pointer
// Bits 23-16 indicate the channel number, it should be 3 in this example
// Bits 28-26 indicate the packet status, all 0 means the packet transmission is complete and the
// descriptor pointer field corresponds to the first descriptor in the HDLC packet that has been
// transmitted
rd_dword(tdq_base_addr + rd_ptr*4, tdq_entry);

// Advance the Tx done queue read pointer
if (wr_ptr = tdq_end_idx)

wr_ptr = 0;
else

wr_ptr = wr_ptr + 1;
write_reg(TDQRP, wr_ptr);

// Check the Rx large free queue to see how many Rx buffers are in the queue (distance from
// RFQLBRP to RFQLBWP)
// Expected number is 0 since the queue had 1 buffer before the packet was received and packet
// reception required 1 buffer
read_reg(RFQLBRP, rd_ptr);
read_reg(RFQLBWP, wr_ptr);
if (wr_ptr >= rd_ptr)

cnt = wr_ptr - rd_ptr;
else

cnt = rfq_end_idx + 1 - rd_ptr + wr_ptr;

// Check Rx done queue to see if any packets were received (distance from RDQRP to RDQWP)
// Expected value is 1 - one entry in the Rx done queue entry corresponding to the one packet that
// should have been received
read_reg(RDQRP, rd_ptr);
read_reg(RDQWP, wr_ptr);
if (wr_ptr >= rd_ptr)

cnt = wr_ptr - rd_ptr;
else

cnt = rdq_end_idx + 1 - rd_ptr + wr_ptr;

// Check the Rx done queue descriptor
// Expected value = 0x40030000,
// Bits 15-0 indicates the descriptor pointer
// Bits 23-16 indicate the channel number, it should be 3 in this example
// Bits 26-24 indicate the buffer count, all 0 means that a complete packet has been received
rd_dword(rdq_base_addr + 8 * rd_ptr, rdq_entry);

// Check the corresponding Rx descriptor (4 dwords)
// dword 0 expected value = 0x10001000 the Rx buffer address
// dword 1 expected value = 0x80140000
// Bits 15-0 is the next descriptor pointer
// Bits 28-16 is the number of bytes stored in the data buffer
// Bits 31-29 indicates buffer status
// dword 2 excepted value = 0x000B7503
// Bits 7-0 indicates HDLC channel number (should match TDQ entry channel)
// Bits 31-8 indicates the timestamp (can vary)
rdscr_idx = rdq_entry & 0x0000FFFF;
rd_dword(rdscr_base_addr + 16 * rdscr_idx, rdscr_dword0);
rd_dword(rdscr_base_addr + 16 * rdscr_idx + 4, rdscr_dword1);
rd_dword(rdscr_base_addr + 16 * rdscr_idx + 8, rdscr_dword2);

// Check the data in the Rx buffer
// 16 bytes of data + 4-byte CRC
// Expected values = 0x01234567 // 0x89ABCDEF
// 0x02468ACE
// 0x13579BDF
// 0x05127B09 (4-byte CRC)
byte_count = (rdscr_dword1 >> 16) & 0x00001FFF;
for (addr = rdscr_dword0, addr < rdscr_dword0 + byte_count; addr = addr + 4)

rd_dword(addr, data);

// Advance the Rx done queue read pointer
if (rd_ptr = rdq_end_idx)

rd_ptr = 0;
else

rd_ptr = rd_ptr + 1;
write_reg(RDQRP, rd_ptr);

結(jié)論

本應(yīng)用筆記介紹了怎樣配置橋接模式下DS31256的T1端口。代碼實(shí)例解釋了怎樣對(duì)DS31256 編程(配置)，詳細(xì)說明(按步驟說明)了數(shù)據(jù)包發(fā)送/接收。

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評(píng)論

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2018-12-18 10:14:20

DS3882--雙通道CCFL控制器

      DS3882--雙通道CCFL控制器,理想用于導(dǎo)航,娛樂終端及儀表盤的LCD背光,也適合航海

2008-12-04 16:15:16

HDLC的DSP與FPGA實(shí)現(xiàn)

高級(jí)數(shù)據(jù)鏈路控制HDLC廣泛應(yīng)用于數(shù)據(jù)通信領(lǐng)域，是確保數(shù)據(jù)信息可靠互通的重要技術(shù)。實(shí)施HDLC的一般方法通常是采用ASIC器件或軟件編程等。HDLC的ASIC芯片使用簡(jiǎn)易，功能針對(duì)性強(qiáng)，性能可靠

2011-03-17 10:23:56

CentOS靜態(tài)IP配置（橋接模式）

[2018-08-26]-[CentOS]CentOS靜態(tài)IP配置（橋接模式）

2020-05-12 08:27:02

Gowin HDLC IP參考設(shè)計(jì)及用戶指南

本次發(fā)布 Gowin HDLC IP 參考設(shè)計(jì)及南用戶指南。Gowin HDLC IP 的用戶指南及參考設(shè)計(jì)可在高云官網(wǎng)下載，其中參考設(shè)計(jì)已配置一例特定參數(shù)，可用于仿真，實(shí)例化加插用戶設(shè)計(jì)后的總綜合，總布局布線

2022-10-09 07:54:21

Gowin HDLC IP快速用戶指南

Gowin HDLC IP用戶指南主要內(nèi)容包括功能特征、端口描述、時(shí)序說明、配置調(diào)用等，旨在幫助用戶快速了解 Gowin HDLC IP 的產(chǎn)品特性、特點(diǎn)及使用方法。

2022-10-09 06:30:34

ISL6551 ZVS全橋PWM控制器

ISL6551是零電壓開關(guān)（ZVS）全橋為隔離電力系統(tǒng)設(shè)計(jì)的PWM控制器。這個(gè)該部分實(shí)現(xiàn)了一種獨(dú)特的定頻ZVS電流模式控制算法，具有較高的控制效率低電磁干擾。兩個(gè)較低的驅(qū)動(dòng)器由脈寬調(diào)制控制后緣采用

2020-10-12 17:08:55

LPC55S16中配置GPIO，控制器進(jìn)入復(fù)位模式并且無法編程的原因？

這里我們?cè)谧约旱拈_發(fā)板LPC55S16中配置GPIO。當(dāng)將 P0_31 配置為輸出并且在輸出方向配置 PIN 期間，控制器進(jìn)入復(fù)位模式并且無法編程，直到將控制器設(shè)置為 ISP 模式。請(qǐng)解決此問題的實(shí)際原因是什么

2023-03-15 06:27:00

RK3399平臺(tái)上USB控制器和PHY的連接方式和配置說明

OTGECHI/OHCI實(shí)現(xiàn)Host模式功能DWC實(shí)現(xiàn)Device模式功能。RK3399沒有獨(dú)立的USB2.0 OTG控制器，但有獨(dú)立的USB3.0 OTG控制器，并且可以向下兼容USB2.0 OTG的完整功能

2022-05-12 17:46:25

STM32的主模式配置步驟是什么？

2021-12-20 07:42:15

SystemACE控制器的MPU模式可以用于某些USB閃存盤的FPGA配置嗎？

/ml50x_schematics.pdf）（第7頁）中，SystemACE控制器MPU端口連接到賽普拉斯USB控制器GPIO數(shù)據(jù)總線。這種聯(lián)系有什么用？SystemACE控制器的MPU模式可以用于某些USB閃存盤的FPGA配置嗎？謝謝Harshad

2020-05-29 12:28:19

TIC665x主時(shí)鐘配置和DDR3控制器配置

（0x02310100）的PLLEN寫1（使能PLL控制器開關(guān)到PLL模式）15.PLL與PLL控制器初始化位PLL模式完成1.2DDR3 PLL配置MAIN PLL與PLL控制器的初始化必須在DDR3PLL初始化之前

2018-01-24 21:27:10

關(guān)于橋接模式遇到的問題

VMware使用橋接模式，已經(jīng)手動(dòng)設(shè)置ip地址和主機(jī)ip同一網(wǎng)段，但是ifconfig顯示的ip地址卻和vmnet8（NAT）同一網(wǎng)段？怎么解決？

2014-10-16 15:06:02

利用PPEC 控制器來實(shí)現(xiàn)移相全橋電路控制分享

。選擇好調(diào)試方式為 “移相” 調(diào)制，控制模式為單環(huán)的PI控制，并設(shè)定PI參數(shù)的初始值。最后，來選擇好脈沖輸出通道，PWM波的頻率以及死區(qū)時(shí)間。即完成了移相全橋的控制器設(shè)置。點(diǎn)擊完成，確認(rèn)好參數(shù)

2022-05-19 10:26:28

單通道汽車CCFL控制器DS3881相關(guān)資料下載

概述:DS3881是一款用于汽車電子的單通道冷陰極熒光燈(CCFL)控制器，提供高達(dá)300:1的亮度比。該芯片用于驅(qū)動(dòng)CCFL背光，可理想用于導(dǎo)航、娛樂終端以及汽車儀表盤的LCD顯示器。DS

2021-05-17 07:40:05

雙通道汽車CCFL控制器DS3882相關(guān)資料下載

概述:DS3882是一款用于汽車電子的雙通道冷陰極熒光燈(CCFL)控制器，提供高達(dá)300:1的亮度比。該芯片用于驅(qū)動(dòng)CCFL背光，可理想用于導(dǎo)航、娛樂終端以及汽車儀表盤的LCD顯示器。DS

2021-05-17 07:17:10

可插拔SFP控制器DS1878資料推薦

可插拔SFP控制器DS1878資料下載內(nèi)容包括：DS1878內(nèi)部方框圖

2021-03-25 06:04:46

多功能低成本的電壓模式PWM控制器

SC2604EVB，用于SC2604簡(jiǎn)單PWM升壓控制器的評(píng)估套件，帶有輸入斷接FET驅(qū)動(dòng)器。 SC2604是一款多功能，低成本，電壓模式PWM控制器，專為升壓型DC / DC電源應(yīng)用而設(shè)計(jì)

2020-08-25 06:14:42

實(shí)施HDLC的方法一般有哪些？

HDLC(高級(jí)數(shù)據(jù)鏈路控制)廣泛應(yīng)用于數(shù)據(jù)通信領(lǐng)域，是確保數(shù)據(jù)信息可靠互通的重要技術(shù)。實(shí)施HDLC的一般方法通常是采用ASIC器件或軟件編程等。

2019-08-29 07:30:04

將FlexCAN配置為L(zhǎng)egacy RxFIFO模式的步驟是什么？

將 FlexCAN 配置為 Legacy RxFIFO 模式的步驟是什么？到目前為止我已經(jīng)做了： 1. 從pin工具配置PIN 2. 從外圍工具配置FlexCAN3 + IntCtrl 在代碼

2023-05-17 08:37:52

微控制器低功耗模式配置步驟

一、概念默認(rèn)情況下，系統(tǒng)復(fù)位或上電復(fù)位后，微控制器進(jìn)入運(yùn)行模式。在運(yùn)行模式下，HCLK 為 CPU 提供時(shí)鐘，并執(zhí)行程序代碼。當(dāng) CPU 不需繼續(xù)運(yùn)行（例如等待外部事件）時(shí)，可以利用多種低功耗

2022-01-10 06:33:46

數(shù)字控制提高了無橋接PFC性能

脈寬調(diào)制器 (DPWM)、低功耗微控制器等。它們是如無橋接 PFC 等復(fù)雜高性能電源設(shè)計(jì)的較好選擇。數(shù)字控制無橋接 PFC在其他一些無橋接 PFC 拓?fù)浣Y(jié)構(gòu)中[1] [2]，圖 1 是一個(gè)已經(jīng)為業(yè)界所廣泛

2018-09-26 10:52:03

新電流模式 PWM 控制器

新電流模式 PWM 控制器支持升壓、反向、SEPIC 和 LED 驅(qū)動(dòng)器應(yīng)用!

2014-02-20 17:53:19

求一種基于FPGA的HDLC協(xié)議控制器設(shè)計(jì)方案

求一種基于FPGA的HDLC協(xié)議控制器設(shè)計(jì)方案

2021-04-30 06:53:06

用DS600構(gòu)成的溫度控制器資料分享

溫度控制器的電路原理圖見圖1、該電路由美國(guó)MAXIM公司生產(chǎn)的溫度傳感器DS600作為溫度控制器件，它在不同的環(huán)境溫度下輸出不同的信號(hào)電壓，再用雙運(yùn)放LM358對(duì)信號(hào)進(jìn)行放大，放大后的驅(qū)動(dòng)電壓控制場(chǎng)效應(yīng)管。

2021-05-07 06:31:54

設(shè)置了網(wǎng)絡(luò)模式為橋接但連不通怎么回事

設(shè)置了網(wǎng)絡(luò)模式為橋接就是連不通

2020-05-04 05:55:28

請(qǐng)問USB串行橋接控制器CY7C6521x的配置可以鎖定嗎？

是否可以將編程的配置鎖定到英飛凌的每個(gè) CY7C65211/3/4/5/6 USB 串行橋接控制器中，以防止現(xiàn)場(chǎng)配置發(fā)生變化？或者，英飛凌串行橋接控制器進(jìn)入現(xiàn)場(chǎng)后，是否需要任何特殊方法來更改其配置？

2024-02-23 08:24:46

請(qǐng)問WDT控制器能從斷電模式喚醒CPU嗎？

WDT控制器能從斷電模式喚醒CPU嗎？

2020-11-25 07:09:58

請(qǐng)問定時(shí)器控制器有哪些操作模式?

定時(shí)器控制器提供單周期模式、周期模式、雙態(tài)模式與連續(xù)計(jì)數(shù)模式，還提供由外部腳位來對(duì)事件計(jì)數(shù)功能，以及用來捕捉或重置定時(shí)器的輸入捕捉功能。

2023-06-26 08:05:00

請(qǐng)問定時(shí)器控制器的周期操作模式是什么？

定時(shí)器控制器的周期操作模式是什么？

2020-12-22 07:56:25

請(qǐng)問定時(shí)器控制器的工作模式有哪些？

定時(shí)器控制器的工作模式有哪些？

2020-12-24 07:20:43

運(yùn)動(dòng)控制器以模擬量信號(hào)控制伺服電機(jī)的調(diào)試步驟

運(yùn)動(dòng)控制器控制伺服電機(jī)的指令方式運(yùn)動(dòng)控制器以模擬量信號(hào)控制伺服電機(jī)的調(diào)試步驟

2021-01-21 07:15:51

選擇微控制器的步驟有哪些呢

怎樣去挑選一款合適的微控制器呢？選擇微控制器的步驟有哪些呢？

2021-11-04 06:25:16

選擇最佳微控制器的10個(gè)步驟

選擇最佳微控制器的10個(gè)步驟選擇適合某個(gè)產(chǎn)品使用的微處理器是一項(xiàng)艱巨的任務(wù)。不僅要考慮許多技術(shù)因素，而且要考慮可能影響到項(xiàng)目成敗的成本和交貨時(shí)間等商業(yè)問題。在項(xiàng)目剛啟動(dòng)時(shí)，人們經(jīng)常壓抑不住馬上動(dòng)手

2016-10-21 15:18:02

通用定時(shí)器中斷配置步驟

目錄TIM概述1.通用定時(shí)器中斷配置步驟（基本定時(shí)器也一樣）：TIM概述STM32F42xxx 系列控制器有 2 個(gè)高級(jí)控制定時(shí)器、10 個(gè)通用定時(shí)器和 2 個(gè)基本定時(shí)器，還有 2 個(gè)看門狗定時(shí)器

2021-08-02 10:51:26

鎳氫電池充電控制器DS2715相關(guān)資料分享

概述:DS2715是DALLAS半導(dǎo)體公司推出一種多功能鎳氫電池組充電控制器DS2715。該控制器支持可拆卸電池組和嵌入式電池組，一個(gè)電池組最多可包含10節(jié)串聯(lián)的鎳氫電池。DS2715可配置成開關(guān)

2021-05-17 07:03:12

基于ARM的HDLC通信的DMA實(shí)現(xiàn)

本文主要以 ARM7TDMI 為內(nèi)核的Samsung’s S3C4510B 網(wǎng)絡(luò)微控制器(NetworkingMCU)為基礎(chǔ)，重點(diǎn)論述了如何通過DMA（直接內(nèi)存訪問）方式實(shí)現(xiàn)HDLC 通信。對(duì)軟件設(shè)計(jì)中緩沖描述符，DMA 狀態(tài)配置

2009-04-16 14:24:40

DS31256 Envoy - 寄存器轉(zhuǎn)儲(chǔ)例程

本應(yīng)用筆記提供了將DS31256的寄存器、排隊(duì)程序、描述符和FIFO RAM的內(nèi)容轉(zhuǎn)儲(chǔ)到一個(gè)文件的程序代碼。這些數(shù)據(jù)在DS31256無法正常工作時(shí)非常關(guān)鍵，為進(jìn)一步的研究和調(diào)試提供了重要信

2009-04-18 11:27:06

DS31256,pdf,datasheet (256-Cha

The DS31256 Envoy is a 256-channel HDLC controller that can handle up to 60 T1 or 64 E1 data

2009-04-21 23:49:20

低功耗模式下微控制器時(shí)鐘配置應(yīng)用

在微控制器的低功耗應(yīng)用中,對(duì)時(shí)鐘的設(shè)置是很重要的一個(gè)方面。不同類型的微控制器在低功耗模式下對(duì)時(shí)鐘的配置也各有不同。飛思卡爾公司推出的增強(qiáng)型8 位微控制器HCS08 系列具

2009-04-22 17:03:15

基于 ARM 的HDLC 通信的DMA實(shí)現(xiàn)

2009-05-14 14:24:44

DS90UB941ASRTDRQ1，2K 具有視頻分離功能 DSI 轉(zhuǎn) FPD-Link III 橋接串行器

DS90UB941ASRTDRQ1，2K 具有視頻分離功能 DSI 轉(zhuǎn) FPD-Link III 橋接串行器 DS90UB941AS-Q1 是專為汽車信息娛樂

2023-02-20 17:33:16

基于S3C4510B的HDLC協(xié)議實(shí)現(xiàn)

使用嵌入式微處理器S3C4510B內(nèi)部包含的HDLC控制器封裝和解析HDLC協(xié)議，微處理器既可實(shí)現(xiàn)系統(tǒng)功能，又可完成HDLC協(xié)議的數(shù)據(jù)傳輸，降低了設(shè)計(jì)的復(fù)雜度。本設(shè)計(jì)已應(yīng)用于微波網(wǎng)絡(luò)管理

2010-07-08 15:26:27

基于FPGA的高速同步HDLC通信控制器設(shè)計(jì)

高級(jí)數(shù)據(jù)鏈路控制HDLC協(xié)議是一種面向比特的鏈路層協(xié)議，具有同步傳輸數(shù)據(jù)、冗余度低等特點(diǎn)，是在通信領(lǐng)域中應(yīng)用最廣泛的鏈路層協(xié)議之一。提出實(shí)現(xiàn)HDLC通信協(xié)議的主要模塊—

2010-11-26 16:51:03

基于FPGA的HDLC轉(zhuǎn)E1傳輸控制器的實(shí)現(xiàn)

摘要：本文介紹了一種用FPGA實(shí)現(xiàn)的HDLC轉(zhuǎn)E1的協(xié)議控制器，能實(shí)現(xiàn)將速率為N×64Kbps(N=1~124)的HDLC數(shù)據(jù)分接至M路(M=1~4)E1信道中傳輸，并允許各路E1的最大時(shí)延為64ms。

2006-03-11 13:16:05

1364

微控制器時(shí)鐘配置在低功耗模式環(huán)境時(shí)的應(yīng)用

; 低功耗模式下微控制器時(shí)鐘配置應(yīng)用

2007-08-15 15:48:21

456

DS31256的PCI總線利用率

要：本應(yīng)用筆記說明了如何計(jì)算DS31256 HDLC控制器的總線帶寬。并展示了一個(gè)實(shí)驗(yàn)室實(shí)測(cè)的結(jié)果。同時(shí)演示了一個(gè)總線利用率速算表，該速算表如果需要可以索要。

2009-04-18 11:24:11

1181

Examples of DS31256 Applicatio

Abstract: App Note 3345 provides application examples for the DS31256 HDLC Controller.

2009-04-18 11:25:03

661

Internal Test Registers for th

Abstract: This application note lists the internal test registers in DS31256 HDLC Controller

2009-04-18 11:28:03

705

DS31256 HDLC Controller Step-b

Abstract: This application note provides an example of how to configure a single T1 port on DS31256

2009-04-18 11:29:24

986

DS31256 HDLC Controller Step-b

Abstract: This application note provides an example of how to configure a single T1 port on DS31256

2009-04-18 11:30:32

785

DS31256 Loopback Modes

Abstract: This application note shows how to configure various loopback modes of the DS31256 HDLC

2009-04-18 11:31:23

730

DS31256 Gapped Clock Applicati

Abstract: This application note discusses how to realize gapped clock applications with the DS31256

2009-04-18 11:32:20

921

Interleaved Bus Operation

) with the DS21FF44 framers by using the DS31256 HDLC controller onto a PCI bus. Other Dallas Semiconductor framers and transceivers will be used as w

2009-04-18 11:49:17

994

DS26502的硬件控制模式

摘要：DS26502的數(shù)據(jù)資料包含了在各類應(yīng)用中使用DS26502所需的所有信息。數(shù)據(jù)資料是為使用軟件模式的用戶而寫的，提供了通過控制寄存器配置DS26502所需的信息，但并沒有包含在硬

2009-04-18 12:05:03

1568

DS31256 -- T3/E3 MUX/DS3112 Ha

be utilized with various Dallas Semiconductor devices. It includes the HDLC Controller, Framer, MUX and Line Interface Unit. O

2009-04-20 08:44:22

851

DS31256 Unchannelized T3/E3/HS

port for unchannelized operation on the DS31256 in bridge mode. It includes a coding example for easy adaptation to end-user applications.

2009-04-20 08:51:19

856

DS31256的初始化步驟

摘要：DS31256 Envoy HDLC控制器在發(fā)送數(shù)據(jù)包之前的初始化順序。概述按照設(shè)計(jì)，DS31256上電以后不會(huì)控制PCI總線。所有的物理端口(端口0至15)發(fā)送全1 (非HDLC空閑碼)

2009-04-20 09:02:35

878

DS31256 and T1/E1 Interface

Abstract: This application note discusses how to connect the DS31256 HDLC Controller to the DS

2009-04-20 09:26:34

1389

DS1388實(shí)時(shí)時(shí)鐘與8051微控制器的接口

摘要：本應(yīng)用筆記介紹了DS1388與8051微控制器的連接，所提供的軟件用C語言編寫。本文提供了基本接口程序的代碼，所采用的微控制器是DS2250。 DS1388引腳配置

2009-04-21 11:15:31

1158

DS1305 RTC與8051微控制器的接口

摘要：本文介紹DS1305實(shí)時(shí)時(shí)鐘與8051微控制器DS2250的連接，所提供的基本接口程序用C語言編寫。 DS1305引腳配置概述

2009-04-21 11:16:56

1494

DS31256 -256通道、高吞吐率HDLC控制器

DS31256 -256通道、高吞吐率HDLC控制器 概述 DS31256是一款256通道高層數(shù)據(jù)鏈路控制器(HDLC)，

2009-04-21 23:17:11

1235

什么是PPP-HDLC

什么是PPP-HDLC 英文原義：PPP in HDLC Framing 中文釋義：HDLC分組的PPP協(xié)議注　　解：HDLC協(xié)議是一個(gè)面向比特

2010-02-23 13:37:50

899

高級(jí)數(shù)據(jù)鏈路控制(HDLC)是什么意思

高級(jí)數(shù)據(jù)鏈路控制(HDLC)是什么意思高級(jí)數(shù)據(jù)鏈路控制（HDLC）協(xié)議是基于的一種數(shù)據(jù)鏈路層協(xié)議，促進(jìn)傳送到下一層的數(shù)據(jù)在傳輸過程中能夠準(zhǔn)確

2010-03-18 15:30:24

1346

HDLC協(xié)議控制器IP核的設(shè)計(jì)

HDLC協(xié)議是通信領(lǐng)域中應(yīng)用最廣泛的協(xié)議之一! 它是面向位的高級(jí)數(shù)據(jù)鏈路控制規(guī)程! 具有差錯(cuò)檢測(cè)功能強(qiáng)大高效和同步傳輸?shù)奶攸c(diǎn),目前市場(chǎng)上有很多專用的HDLC芯片! 但這些芯片功能和接

2011-05-17 10:40:26

基于FPGA的HDLC協(xié)議控制器

為了實(shí)現(xiàn)軍航管制系統(tǒng)中雷達(dá)數(shù)據(jù)的可靠傳輸,根據(jù) HDLC 協(xié)議的幀結(jié)構(gòu)和循環(huán)冗余校驗(yàn)(CRC)原理,提出了一種新型的基于并行機(jī)制的HDLC協(xié)議控制器,討論采用FPGA新技術(shù)實(shí)現(xiàn)HDLC協(xié)議幀的構(gòu)成

2011-07-20 16:17:50

HDLC協(xié)議RS485總線控制器的FPGA實(shí)現(xiàn)

介紹了HDLC協(xié)議RS485總線控制器的FPGA實(shí)現(xiàn)

2012-02-14 14:59:36

100

DS1877 SFP控制器快速配置指南

DS1877為SFP控制器，允許通過多種方式配置報(bào)警、預(yù)警、查找表LUT等功能，這一定制化需求需要一個(gè)大容量寄存器。本文介紹了寄存器表，有助于器件配置

2012-06-20 14:45:32

1447

選擇最佳微控制器的10個(gè)步驟

選擇最佳微控制器的10個(gè)步驟

2017-01-24 16:54:24

基于GT-400-SCAN運(yùn)動(dòng)控制器系統(tǒng)配置及運(yùn)動(dòng)模式

在使用運(yùn)動(dòng)控制器進(jìn)行各種操作之前，需要對(duì)運(yùn)動(dòng)控制器進(jìn)行配置，使運(yùn)動(dòng)控制器的狀態(tài)和各種工作模式能夠滿足客戶的要求。這個(gè)過程，叫做系統(tǒng)配置。在運(yùn)動(dòng)控制器管理軟件Motion Controller

2017-10-12 15:56:27

針對(duì)飛控模擬裝置的HDLC協(xié)議控制器的設(shè)計(jì)

高級(jí)數(shù)據(jù)鏈路控制（HDLC，High-Level Data Control）是一種同步數(shù)據(jù)傳輸、面向比特的數(shù)據(jù)鏈路層協(xié)議，具有差錯(cuò)檢測(cè)功能強(qiáng)大、高效和同步傳輸?shù)奶攸c(diǎn)，目前HDLC協(xié)議已成為是通信領(lǐng)域中應(yīng)用最廣泛的協(xié)議之一，在飛行器設(shè)計(jì)領(lǐng)域經(jīng)常用作飛控與舵機(jī)，助推器等之間通信的通信協(xié)議。

2018-05-05 09:26:00

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AC控制器統(tǒng)一管理AP基本設(shè)置步驟

AC控制器能自動(dòng)發(fā)現(xiàn)所有工作在瘦AP（FIT AP）模式下的TP-LINK AP，并對(duì)AP進(jìn)行統(tǒng)一配置和管理。本文介紹AC控制器管理AP的基本設(shè)置步驟。

2020-04-11 15:58:59

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基于FPGA器件EPF10K20RC240-3實(shí)現(xiàn)HDLC協(xié)議控制器的應(yīng)用方案

簡(jiǎn)單、使用靈活的小型化HDLC協(xié)議控制器.另一方面,隨著深亞微米工藝技術(shù)的發(fā)展,FP-GA(Field Programmable Gate Array)芯片的規(guī)模越來越大,其單片邏輯門數(shù)已超過

2020-09-27 21:00:12

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如何使用FPGA實(shí)現(xiàn)HDLC協(xié)議控制器

　為了實(shí)現(xiàn)軍航管制系統(tǒng)中雷達(dá)數(shù)據(jù)的可靠傳輸，根據(jù)HDLC協(xié)議的幀結(jié)構(gòu)和循環(huán)冗余校驗(yàn)（CRC）原理，提出了一種新型的基于并行機(jī)制的HDLC協(xié)議控制器，討論采用FPGA新技術(shù)實(shí)現(xiàn)HDLC協(xié)議幀的構(gòu)成

2020-11-04 18:04:10

BoSS HDLC協(xié)議控制器DS3131的性能特點(diǎn)及應(yīng)用范圍

Dallas半導(dǎo)體公司推出的比特同步（Boss）HDLC協(xié)議控制器DS3131，它有40個(gè)物理端口，每個(gè)有專門的HDLC引擎，能工作到52Mbps，滿足市場(chǎng)上對(duì)廣域網(wǎng)（WAN）設(shè)備的更低成本，更高端口密度和更靈活性的要求。40通道DMA控制器服務(wù)于端口和片上33MHzPCI系統(tǒng)接口。

2020-12-30 10:04:00

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電機(jī)控制器故障及排除步驟

電機(jī)控制器故障及排除步驟有哪些？

2021-08-05 14:21:43

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運(yùn)動(dòng)控制器軸回零的配置與實(shí)現(xiàn)

今天，正運(yùn)動(dòng)小助手給大家分享一下運(yùn)動(dòng)控制器軸回零的配置與實(shí)現(xiàn)。本文主要介紹控制器提供的回零模式，驅(qū)動(dòng)器自身的回零模式我們將在下篇為大家講解。

2022-11-12 14:25:47

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DS31256 的初始化步驟

2022-11-18 23:45:28

DS31256 應(yīng)用示例

2022-11-18 23:45:31

DS31256的內(nèi)部測(cè)試寄存器

DS31256中的所有測(cè)試寄存器均為16位，在硬件或軟件復(fù)位時(shí)設(shè)置為0。數(shù)據(jù)手冊(cè)中僅顯示地址為0050的測(cè)試寄存器的說明。所有其他測(cè)試寄存器均為隱藏寄存器，僅用于內(nèi)部測(cè)試（數(shù)據(jù)手冊(cè)中未顯示）。

2023-01-11 09:30:52

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DS31256 PCI總線利用率

DS31256 HDLC控制器訪問PCI總線，在發(fā)送和接收HDLC數(shù)據(jù)包時(shí)獲取和存儲(chǔ)這些數(shù)據(jù)包。本應(yīng)用筆記解釋了如何計(jì)算DS31256正常工作所需的可用總線帶寬。本應(yīng)用筆記中使用的術(shù)語將在一開始就定義。

2023-01-11 14:08:53

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如何在手動(dòng)模式下為DS1863/DS1865 PON控制器設(shè)置偏置DAC

DS1863和DS1865 PON控制器集成13位偏置DAC，工作在手動(dòng)或自動(dòng)模式。本應(yīng)用筆記描述了在手動(dòng)模式下對(duì)DAC進(jìn)行編程的過程。

2023-01-12 09:14:42

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如何利用DS31256 HDLC控制器實(shí)現(xiàn)間隔時(shí)鐘應(yīng)用

DS31256有16個(gè)物理端口（16 Tx和16 Rx）或鏈路，可配置為信道化或非信道化。通道化端口可以處理一個(gè)、兩個(gè)或四個(gè) T1 或 E1 數(shù)據(jù)鏈路。這些端口或鏈路的時(shí)鐘可以支持間隔時(shí)鐘。本應(yīng)用筆記介紹如何在256通道HDLC控制器DS31256中實(shí)現(xiàn)間隙時(shí)鐘應(yīng)用。

2023-01-13 10:25:28

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如何在PCI總線上使用DS31256 HDLC控制器

本應(yīng)用筆記介紹了如何在PCI總線上使用DS31256 HDLC控制器，利用DS21FF44成幀器配置交錯(cuò)總線操作（IBO）。其他達(dá)拉斯半導(dǎo)體成幀器和收發(fā)器也將使用。

2023-01-13 11:47:12

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DS31256B 接口 - 電信

電子發(fā)燒友網(wǎng)為你提供Maxim(Maxim)DS31256B相關(guān)產(chǎn)品參數(shù)、數(shù)據(jù)手冊(cè)，更有DS31256B的引腳圖、接線圖、封裝手冊(cè)、中文資料、英文資料，DS31256B真值表，DS31256B管腳等資料，希望可以幫助到廣大的電子工程師們。

2023-01-14 18:41:48

DS31256+ 接口 - 電信

電子發(fā)燒友網(wǎng)為你提供Maxim(Maxim)DS31256+相關(guān)產(chǎn)品參數(shù)、數(shù)據(jù)手冊(cè)，更有DS31256+的引腳圖、接線圖、封裝手冊(cè)、中文資料、英文資料，DS31256+真值表，DS31256+管腳等資料，希望可以幫助到廣大的電子工程師們。

2023-01-14 18:50:04

DS31256 接口 - 電信

電子發(fā)燒友網(wǎng)為你提供Maxim(Maxim)DS31256相關(guān)產(chǎn)品參數(shù)、數(shù)據(jù)手冊(cè)，更有DS31256的引腳圖、接線圖、封裝手冊(cè)、中文資料、英文資料，DS31256真值表，DS31256管腳等資料，希望可以幫助到廣大的電子工程師們。

2023-01-14 19:46:08

DS31256閉合時(shí)鐘應(yīng)用

DS16有16個(gè)物理端口（16 Tx和31256 Rx）或鏈路，可配置為信道化或非信道化。通道化端口可以處理一個(gè)、兩個(gè)或四個(gè) T1 或 E1 數(shù)據(jù)鏈路。這些端口或鏈路的時(shí)鐘可以支持間隔時(shí)鐘。本應(yīng)用筆記介紹如何在31256通道HDLC控制器DS256中實(shí)現(xiàn)間隙時(shí)鐘應(yīng)用。

2023-02-13 15:43:13

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在DS上啟用分?jǐn)?shù)T1環(huán)回檢測(cè)

本應(yīng)用筆記介紹如何使用DS31256的接收BERT功能執(zhí)行分?jǐn)?shù)T1（FT1）環(huán)路或環(huán)路下降檢測(cè)（V.54），如分?jǐn)?shù)T1.403附錄B規(guī)范中所述。工作算法和編碼示例說明了DS31256易于適應(yīng)終端用戶應(yīng)用。

2023-02-22 10:08:35

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AiP31256點(diǎn)陣LCD控制器/驅(qū)動(dòng)器手冊(cè)

AiP31256是一款用于4級(jí)灰度圖形點(diǎn)陣液晶顯示系統(tǒng)的驅(qū)動(dòng)器和控制器LSI。它包含256個(gè)分段和162個(gè)與1圖標(biāo)公用驅(qū)動(dòng)器電路公用的分段。該芯片可以直接連接到微處理器，微處理器接受8位并行接口

2023-04-27 14:39:26

DS31256的分?jǐn)?shù)級(jí)T1 (FT1)環(huán)回檢測(cè)

這篇應(yīng)用筆記介紹了利用DS31256的接收BERT功能實(shí)現(xiàn)分?jǐn)?shù)級(jí)T1 (FT1)上環(huán)回或下環(huán)回檢測(cè)(V.54)的方法，詳細(xì)說明請(qǐng)參考分?jǐn)?shù)級(jí)T1.403附錄B規(guī)范。所提供的算法和示例代碼簡(jiǎn)化了DS31256最終用戶的設(shè)計(jì)。

2023-06-16 15:35:44

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DS31256 非通道化T3/E3/HSSI/VDSL端口配置，適用于橋接模式應(yīng)用

本應(yīng)用筆記舉例說明如何在橋接模式下配置單個(gè)T3端口，在DS31256上進(jìn)行非溝道化工作。此外，此示例還介紹如何在該端口上以環(huán)回模式構(gòu)造、發(fā)送、接收和檢查數(shù)據(jù)包。本應(yīng)用筆記作為編碼示例提供，以便于適應(yīng)最終用戶應(yīng)用。

2023-06-16 17:29:51

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速度模式下外環(huán)力矩控制步驟

在機(jī)器人速度模式下的外環(huán)力矩控制中，通常使用速度環(huán)和力矩環(huán)兩個(gè)控制環(huán)路來實(shí)現(xiàn)。速度環(huán)控制機(jī)器人的關(guān)節(jié)速度，而力矩環(huán)控制機(jī)器人輸出的力矩。以下是實(shí)現(xiàn)速度模式下的外環(huán)力矩控制的一般步驟：設(shè)定期望速度

2023-11-09 17:22:27

199

已全部加載完成

地址	=	數(shù)據(jù)要寫入的寄存器地址
數(shù)據(jù)	=	要寫入到指定寄存器中的數(shù)據(jù)

地址	=	數(shù)據(jù)要寫入的間接選擇寄存器
數(shù)據(jù)	=	要寫入到指定寄存器的數(shù)據(jù)

地址	=	數(shù)據(jù)要寫入的主機(jī)存儲(chǔ)器地址
數(shù)據(jù)	=	要寫入到指定存儲(chǔ)器地址的數(shù)據(jù)

搜索歷史

DS31256 HDLC控制器的配置步驟—橋接模式

DS31256中的本地總線可以工作在兩種模式下：

這一例子具有以下配置：

代碼實(shí)例函數(shù)調(diào)用定義

- write_reg(address, data)

- read_reg(address, data)

- write_reg_IS(address, data)

- wr_dword(address, data)

- rd_dword(address, data)

- frame_wait(count)

T1配置模式代碼實(shí)例

復(fù)位DS31256

復(fù)位DS31256內(nèi)部寄存器

將DS31256內(nèi)部RAM置零

復(fù)位DS31256內(nèi)部寄存器

配置DS31256

配置PCI寄存器

配置1層寄存器

配置HDLC寄存器

配置FIFO寄存器

配置DMA寄存器

使能HDLC通道

初始化Rx自由隊(duì)列

使HDLC通道進(jìn)入環(huán)回模式

排列、發(fā)送、接收、檢查數(shù)據(jù)包

構(gòu)建主機(jī)存儲(chǔ)器中的數(shù)據(jù)包

數(shù)據(jù)包發(fā)送和接收

檢查結(jié)果

結(jié)論

評(píng)論

排列、發(fā)送、接收、檢查數(shù)據(jù)包