CMOS電路IDDQ測(cè)試電路設(shè)計(jì)

　　 引言

　　測(cè)試CMOS電路的方法有很多種，測(cè)試邏輯故障的一般方法是采用邏輯響應(yīng)測(cè)試，即通常所說(shuō)的功能測(cè)試。功能測(cè)試可診斷出邏輯錯(cuò)誤，但不能檢查出晶體管常開(kāi)故障、晶體管常閉故障、晶體管柵氧化層短路，互連橋短路等物理缺陷引發(fā)的故障，這些缺陷并不會(huì)立即影響電路的邏輯功能，通常要在器件工作一段時(shí)間后才會(huì)影響其邏輯功能。

　　功能測(cè)試是基于邏輯電平的故障檢測(cè)，通過(guò)測(cè)量原始輸出的電壓來(lái)確定邏輯電平，因此功能測(cè)試實(shí)際上是電壓測(cè)試。電壓測(cè)試對(duì)于檢測(cè)固定型故障，特別是雙極型工藝中的固定型故障是有效的，但對(duì)于檢測(cè)CMOS工藝中的其他類(lèi)型故障則顯得有些不足，而這些故障類(lèi)型在CMOS電路測(cè)試中卻是常見(jiàn)的。對(duì)于較大規(guī)模電路，電壓測(cè)試測(cè)試集的生成相當(dāng)復(fù)雜且較長(zhǎng)，需要大量的實(shí)驗(yàn)數(shù)據(jù)樣本。

　　IDDQ測(cè)試是對(duì)功能測(cè)試的補(bǔ)充。通過(guò)測(cè)試靜態(tài)電流IDDQ可檢測(cè)出電路中的物理缺陷所引發(fā)的故障。

　　IDDQ測(cè)試還可以檢測(cè)出那些尚未引起邏輯錯(cuò)誤，但在電路初期會(huì)轉(zhuǎn)換成邏輯錯(cuò)誤的缺陷。本文所設(shè)計(jì)的IDDQ電流測(cè)試電路對(duì)CMOS被測(cè)電路進(jìn)行檢測(cè)，通過(guò)觀察測(cè)試電路輸出的高低電平可知被測(cè)電路是否有物理缺陷。測(cè)試電路的核心是電流差分放大電路，其輸出一個(gè)與被測(cè)電路IDDQ電流成正比的輸出。測(cè)試電路串聯(lián)在被測(cè)電路與地之間，以檢測(cè)異常的IDDQ電流。

　　1  IDDQ測(cè)試原理

　　電流IDDQ是指當(dāng)CMOS集成電路中的所有管子都處于靜止?fàn)顟B(tài)時(shí)的電源總電流。對(duì)于中小規(guī)模集成電路，正常狀態(tài)時(shí)無(wú)故障的電源總電流為微安數(shù)量級(jí)；當(dāng)電路出現(xiàn)橋接或柵源短接等故障時(shí)，會(huì)在靜態(tài)CMOS電路中形成一條從正電源到地的低阻通路，會(huì)導(dǎo)致電源總電流超過(guò)毫安數(shù)量級(jí)。所以靜態(tài)電源電流IDDQ測(cè)試原理是：無(wú)故障CMOS電路在靜態(tài)條件下的漏電流非常小，而故障條件下漏電流變得非常大，可以設(shè)定一個(gè)閾值作為電路有無(wú)故障的判據(jù)。

　　CMOS集成電路不論其形式和功能如何，都可以用一個(gè)反向器的模型來(lái)表示。IDDQ測(cè)試電路框圖如圖1所示，電路IDDQ檢測(cè)結(jié)果為一數(shù)字輸出（高低電平）。測(cè)試電路中電流差分放大電路的輸出與被測(cè)電路的IDDQ成正比。測(cè)試電路串聯(lián)在電源、被測(cè)電路與地中間，以檢測(cè)異常的IDDQ電流。為了實(shí)現(xiàn)測(cè)試，需要增加兩個(gè)控制端和一個(gè)輸出端。