基于System Generator實(shí)現(xiàn)高速盲均衡器設(shè)計(jì)并闡述了MCMA算法的實(shí)現(xiàn)過程

摘 要： 基于System Generator軟件，在xc7z020-1clg484芯片上設(shè)計(jì)了一種高速盲均衡器。該盲均衡器由延遲模塊、濾波模塊、誤差計(jì)算模塊和系數(shù)更新模塊構(gòu)成，采用MCMA算法，使用并行結(jié)構(gòu)和流水線技術(shù)。其數(shù)據(jù)位寬為16 bit，階數(shù)為13階，能夠?qū)?6QAM和QPSK信號進(jìn)行均衡，輸入速率達(dá)到67 Mb/s。硬件協(xié)同仿真結(jié)果表明，該高速盲均衡器是有效的。

在無線通信中，由于受多徑效應(yīng)、噪聲、衰落等的影響，接收端信號不可避免地存在碼間干擾，這樣會限制無線通信系統(tǒng)的最大傳輸率，并導(dǎo)致接收端產(chǎn)生較大的誤碼率。均衡器可以消除碼間干擾，但自適應(yīng)均衡器具有三大局限性：(1)在多點(diǎn)無線網(wǎng)絡(luò)通信中，如果發(fā)送的周期性訓(xùn)練序列被中斷，將導(dǎo)致無法通信；(2)發(fā)送周期性的訓(xùn)練序列增加了系統(tǒng)傳輸?shù)念~外開銷，降低了傳輸效率；(3)在一些特殊環(huán)境，接收端根本不可能得到發(fā)送端的訓(xùn)練序列[1]。基于以上原因，所以提出了盲均衡器。本文采用QPSK和16QAM兩種調(diào)制方式，使用System Generator軟件對其進(jìn)行設(shè)計(jì)。首先在Simulink下對MCMA算法進(jìn)行浮點(diǎn)建模仿真，再利用Xilinx公司模塊進(jìn)行定點(diǎn)仿真，而后由定點(diǎn)仿真模型直接生成FPGA代碼，最后下載到芯片中進(jìn)行測試。

1 MCMA盲均衡原理

恒模算法(CMA)是一種在實(shí)際生活中廣泛應(yīng)用的盲均衡算法[2-4]，但是CMA算法存在著信號收斂速度慢、剩余誤差大和相位偏移等局限性。因此，修正恒模算法（MCMA）被提出。MCMA算法[5]將信號的虛部和實(shí)部分開進(jìn)行處理，對信號的虛部和實(shí)部分別進(jìn)行均衡，使其信號中含有相位信息，這樣可以有效地對信道引起的相位偏移進(jìn)行補(bǔ)償，使星座圖輸出變正。

2 盲均衡器設(shè)計(jì)

2.1 總體結(jié)構(gòu)
本文利用xc7z020-1clg484芯片實(shí)現(xiàn)MCMA算法盲均衡器，由于芯片資源比較豐富，采用了自上而下的設(shè)計(jì)方法，并采用流水線技術(shù)和并行結(jié)構(gòu)。將總體結(jié)構(gòu)按功能分成濾波器模塊、誤差計(jì)算模塊、系更新模塊、數(shù)據(jù)延遲模塊4個(gè)模塊，并分別對模塊進(jìn)行設(shè)計(jì)。盲均衡器總體結(jié)構(gòu)圖如圖1所示。

2.2 數(shù)據(jù)延遲模塊設(shè)計(jì)
數(shù)據(jù)延遲模塊的輸入信號有I路和Q路，I路代表信號的虛部，Q路代表信號的實(shí)部，每一路都是16 bit并行輸入，1 bit為符號位，其余15 bit為小數(shù)位的數(shù)據(jù)。數(shù)據(jù)延遲模塊的結(jié)構(gòu)示意圖如圖2所示。由于后面設(shè)計(jì)的濾波器模塊要采用并行結(jié)構(gòu)，完成濾波器輸入信號與所有抽頭系數(shù)的相乘，所以數(shù)據(jù)延遲模塊將均衡器輸入信號（Qdata和Idata)的所有延遲信號(Qdata0~Qdata12和Idata0~Idata12)并行輸出，并將它們輸入到濾波器模塊的輸入端，用于和相應(yīng)的抽頭系數(shù)進(jìn)行并行相乘。同時(shí)，這26路并行數(shù)據(jù)還將輸入到系數(shù)更新模塊，完成所有抽頭系數(shù)的并行更新。

2.3 濾波器模塊設(shè)計(jì)
濾波器的子模塊如圖3所示。濾波器模塊的輸入信號一部分是來自數(shù)據(jù)延遲模塊輸出的均衡器輸入信號的各延遲信號(Qdata0~Qdata12)和（Idata0~Idata12)，這部分信號的數(shù)據(jù)寬度為16 bit，1 bit為符號位，其余15 bit為小數(shù)位的數(shù)據(jù)。由于濾波器的抽頭系數(shù)是不斷更新的，所以該模塊還有一部分輸入信號來自系數(shù)更新模塊更新后的抽頭系數(shù)，用于與相應(yīng)的輸入信號相乘完成卷積運(yùn)算，這部分信號的數(shù)據(jù)寬度為16 bit，其中1 bit為符號位，1 bit為整數(shù)位，其余14 bit為小數(shù)位。濾波器模塊由4路13階FIR濾波器(QFIR0、QFIR1、IFIR0、IFIR1)，一個(gè)減法器和一個(gè)加法器構(gòu)成。在本文中，QFIR0、QFIR1、IFIR0和IFIR1采用相同的并行流水線濾波器結(jié)構(gòu)。Qdata0~Qdata12和Idata0~Idata12經(jīng)過濾波器模塊處理后，IFR0和QFR1信號相減得到虛部輸出信號Y_I(n)，QFIR0和IFR1信號相加得到實(shí)部輸出信號Y_Q(n)。這兩路信號的數(shù)據(jù)位寬都是36 bit，其中1 bit為符號位，5 bit為整數(shù)位，其余30 bit為小數(shù)位的數(shù)據(jù)。這兩路信號既要作為盲均衡器的輸出信號，又要經(jīng)過截取并重新定義，作為誤差模塊的輸入信號。