三星代工廠宣布3納米節(jié)點已進入風險生產(chǎn)階段

三星代工廠宣布其3納米節(jié)點已進入風險生產(chǎn)階段。該公告標志著三星和半導(dǎo)體行業(yè)的一個重要里程碑。

3納米GAA

三星最新的生產(chǎn)工藝技術(shù)是他們的4nm節(jié)點。該節(jié)點去年年底提高了產(chǎn)量。這是他們最后一個基于FinFET的前沿工藝技術(shù)，盡管不是他們計劃中的最后一個。公司未來的領(lǐng)先技術(shù)節(jié)點將采用新的GAA FET架構(gòu)。三星代工廠計劃推出兩種3nm GAA工藝——3GAE和3GAP。

第一代3GAE已進入風險生產(chǎn)階段，將在年底或2023年實現(xiàn)量產(chǎn)。與他們的5nm工藝技術(shù)相比，3GAE可以降低高達45%的功耗，提高23%的性能，并且面積減少16%。

該公司的第二代產(chǎn)品3GAP預(yù)計將迅速跟進，并在明年年底前進入量產(chǎn)階段。三星表示，與3GAE相同的5nm工藝相比，3GAP將降低高達50%的功耗，性能提升30%，面積減少35%。換句話說，與3GAE相比，3GAP應(yīng)該降低大約10%的功耗、提升5.5%的性能同時減少22%的面積。但三星沒有明確說明他們比較的是哪個5nm節(jié)點。他們推出了5LPE工藝，隨后是5LPP。但按照慣例，三星通常將新節(jié)點與其第一代版本進行比較（例如，將4LPE與5LPE進行比較，將5LPE與7LPE進行比較）。因此，我們假設(shè)3GAE/P也不例外，這些PPA聲明是針對第一代5nm工藝5LPE的。

在功率方面，從 FinFET到GAA的過渡據(jù)稱可以降低高達50%的功率。自平面晶體管時代以來，我們還沒有看到過如此大幅度的功耗降低。另一方面，就性能而言，這些數(shù)字偏高，但僅略高于一些先前的節(jié)點。對于第2代3GAP，性能和功率數(shù)據(jù)與我們對后續(xù)節(jié)點的預(yù)期基本一致，與5LPP或4LPP并無太大差異。

3GAP明確旨在擴展單位面積密度，而不是引入任何重大性能/功率改進。這是我們期望看到的。一種新的晶體管架構(gòu)的首次推出，面積幾乎沒有什么改進，隨后是設(shè)備優(yōu)化和地址縮放。將面積減少轉(zhuǎn)化為晶體管密度，第一代3GAE的密度提高了約1.2倍，3GAP的密度提高到1.54倍（仍超過5nm），這更接近于三星的全節(jié)點密度。

由于我們沒有關(guān)于該過程的任何實際數(shù)據(jù)，因此很難給出確切的數(shù)字，但粗略估計，3GAE約為150 MTr/mm2，3GAP約為195 MTr/mm2。我們將能夠更準確地確定公司開始披露有關(guān)流程本身和各種設(shè)計規(guī)則的更多信息的那些數(shù)字。按照估計數(shù)據(jù)，三星的3GAE將超過臺積電的N5，但它完全有可能在密度方面與N4并駕齊驅(qū)。將于明年推出的3GAP可能與臺積電的N3節(jié)點相當。

有關(guān)三星3nm GAA工藝的更多技術(shù)細節(jié)，我們將不得不等待他們提供。

3納米片，不同寬度

三星稱他們的晶體管為多橋通道FET (MBCFET)，這是他們自己的納米片風格。那么三星的3nm有多少納米片呢？答案是3。他們最初的3納米工藝技術(shù)將采用3個堆疊的納米片。以前，在基于FinFET的節(jié)點上，單元的PPA是根據(jù)單元中鰭的數(shù)量來量化的，而在3GAA上，三片是固定的，但是，可以通過柵極寬度微調(diào)性能，以獲得無限的理論PPA梯度。三星已經(jīng)討論了四種預(yù)定義的納米片寬度，它們提供了密度和性能之間的權(quán)衡。

最寬的納米片以1.6倍的附加電容提供1.7倍的頻率。三星表示，這比等效的FinFET多鰭有更好的改進。

2nm和時間線

三星預(yù)計3GAE將在2023年開始生產(chǎn)移動處理器。3GAP將是3GAE的改進版本，并將在明年年底快速增長。三星表示，它希望將其所有生產(chǎn)知識從3nm轉(zhuǎn)移到2nm。為此，三星表示預(yù)計2nm將在3GAP之后的兩年內(nèi)推出。他們的2納米節(jié)點稱為2GAP，計劃于2025年進入量產(chǎn)階段。

三星表示，2GAP將包括間距縮放以提高晶體管密度。此外，2GAP還將多添加一個納米片，提供4個堆疊的納米片，以提高驅(qū)動電流。

三星表示，他們正在為 2GAP 及其他產(chǎn)品進行多項金屬化堆疊改進，包括用于低電阻和直接蝕刻金屬互連的單晶粒金屬。

編輯：黃飛