IC設(shè)計(jì)工藝之背面供電

傳統(tǒng)縮放比例的終結(jié)就在眼前，但摩爾定律仍在繼續(xù)。Imec 的埃里克·貝恩 (Eric Beyne) 強(qiáng)調(diào)了未來(lái)幾年將開(kāi)啟的眾多技巧之一：背面供電。

我們這些還沒(méi)有退休的人將非?？隙ǖ匾?jiàn)證：我們所知道的使用當(dāng)前光刻工具的芯片縮放的終結(jié)。大約十年后，我們將最終達(dá)到亞納米結(jié)構(gòu)。當(dāng)時(shí)關(guān)于光刻工具的討論——High NA、hyper NA 或 EUV 的其他一些渦輪變體——并不重要。半導(dǎo)體行業(yè)將選擇成本最低的途徑，繼續(xù)取得進(jìn)步，可靠、快速地制造芯片。無(wú)論 IC 工藝工程師將使用何種工具，我們都將在未來(lái)十年感受到物理限制。

有趣的是，半導(dǎo)體行業(yè)的每個(gè)人似乎都同意摩爾定律在那之后還會(huì)持續(xù)一段時(shí)間。半導(dǎo)體路線圖確實(shí)充滿了技術(shù)和想法，以保持同一芯片表面上更多設(shè)備的穩(wěn)定節(jié)奏。系統(tǒng)架構(gòu)師將更有效地使用可用的硅表面。他們已經(jīng)掌握了保證原子清晰度和利用三維空間的技術(shù)。

去年夏天，在 2022 年 IEEE VLSI 技術(shù)和電路研討會(huì)上，Imec 深入了解了一種將幫助芯片架構(gòu)師在未來(lái)幾年繼續(xù)擴(kuò)展的技術(shù)：背面供電。Bits&Chips 去魯汶聽(tīng)取 Eric Beyne 講述了他們有關(guān)這方面的最新消息。

Eric Beyne 在 Imec 領(lǐng)導(dǎo)背面供電開(kāi)發(fā)項(xiàng)目。

數(shù)十年來(lái)，Beyne 一直領(lǐng)導(dǎo)著 Imec 對(duì)后端芯片技術(shù)的研究。他的團(tuán)隊(duì)正在推進(jìn)一個(gè)將對(duì)前端架構(gòu)產(chǎn)生重大影響的項(xiàng)目，這表明后端（封裝）和前端芯片制造（晶圓工藝）之間的界限正在變得模糊。來(lái)自 45 家芯片制造商和設(shè)備制造商的 200 名研究人員目前正在 Imec 參與背面供電技術(shù)的開(kāi)發(fā)。

將電源倒置

簡(jiǎn)而言之，芯片由硅襯底和一層有源元件（晶體管）組成。在該有源層上方是絕緣氧化硅矩陣中的一團(tuán)電線。該布線網(wǎng)絡(luò)有兩個(gè)用途：信號(hào)和電源?！皩⑺羞@些放入同一表面變得越來(lái)越困難，”Beyne 總結(jié)了背面供電 (BSP) 的關(guān)鍵驅(qū)動(dòng)因素時(shí)說(shuō)。

不斷進(jìn)步的縮放比例尤其使得為有源部件（晶體管）提供正確的功率變得越來(lái)越困難。這是一種平衡行為：功耗不應(yīng)太高，但電壓必須足夠高才能切換。問(wèn)題是電源線不僅變長(zhǎng)了，而且變細(xì)了。

BSP 背后的整個(gè)想法是將電源翻轉(zhuǎn)過(guò)來(lái)，從底部而不是頂部為晶體管提供能量。因此得名，背面供電。

未來(lái)會(huì)分兩期制作帶有BSP的芯片。首先是帶有有源層的芯片和上面的信號(hào)，然后是背面供電傳輸。一旦處理了微電子的活性層，它下面的幾乎所有硅都被去除了。之后，工作開(kāi)始于底部的微電子網(wǎng)絡(luò)。

電壓線和中性線

載體材料的去除非常嚴(yán)格：幾乎整個(gè)原始晶圓都消失了。經(jīng)過(guò)打磨、拋光和蝕刻后，會(huì)留下大約 100 納米厚的一層。Beyne：“這會(huì)把你帶到電路下面。然后，您可以在標(biāo)準(zhǔn)單元級(jí)別進(jìn)行連接?！?標(biāo)準(zhǔn)單元是集成電路的基本塊。它們由多個(gè)晶體管組成，具有加減法等簡(jiǎn)單功能。

6 月，Imec 提議通過(guò)埋入式電源軌（交流電壓和中性線的平行電源路徑）為 2nm 芯片一代中的這些基本構(gòu)建塊供電。對(duì)于最先進(jìn)的芯片，這些埋入式電源軌之間的距離約為 200 納米，但未來(lái)將向 100 納米發(fā)展。對(duì)于背面供電，其想法是通過(guò)背面（或者如果您愿意，也可以是底部）將電源電壓和時(shí)鐘傳輸?shù)竭@些埋入式電源軌。

在 2022 年 IEEE VLSI 技術(shù)和電路研討會(huì)上，Imec 展示了一種經(jīng)過(guò)處理的背面供電芯片。電源通過(guò)納米硅通孔 (nTSV) 從底部金屬層傳輸?shù)铰袢胧诫娫窜?(BPR)。

該操作最初簡(jiǎn)化了布線方案——晶體管上方的布線。它解耦標(biāo)準(zhǔn)單元之間的電源和信號(hào)。同時(shí)，這種修改使得芯片架構(gòu)中的晶體管在物理微米級(jí)和納米級(jí)可以更靠近地放置在一起。

十四層金屬

隨著每一代芯片的出現(xiàn)，路由方案的復(fù)雜性都在增加。需要越來(lái)越多的金屬層，每增加一層就意味著額外的成本。舉個(gè)例子，臺(tái)積電生產(chǎn)的 7 納米邏輯電路有多達(dá) 14 個(gè)金屬層。隨著電源和信號(hào)的解耦，可以降低成本，當(dāng)然，將電源連接到背板所需的操作會(huì)增加成本。畢竟，打磨、拋光和蝕刻整個(gè)晶圓是相當(dāng)嚴(yán)格的。

但是有很多好處。為了在晶體管級(jí)獲得功率，當(dāng)今芯片上的電流必須通過(guò)許多金屬層。電源的金屬線必須盡可能寬和粗，以實(shí)現(xiàn)低電阻。它從上方的寬通道到更靠近晶體管的細(xì)線。尤其是后面的線路的電阻是有問(wèn)題的高。

Beyne 說(shuō)，由此產(chǎn)生的壓降讓芯片設(shè)計(jì)師越來(lái)越頭疼?！半娫幢仨毻ㄟ^(guò)意大利面條網(wǎng)絡(luò)連接到晶體管。由于高壓降，晶體管上的 0.7 伏不再是 0.7 伏。電阻太高。電壓太低會(huì)導(dǎo)致丟失時(shí)鐘周期，從而導(dǎo)致錯(cuò)誤。關(guān)鍵路徑必須足夠快以在一個(gè)時(shí)鐘周期內(nèi)切換。這越來(lái)越取決于晶體管的電源。”

直接連接電源和時(shí)鐘

但是，電壓越高，功耗就越高（隨電壓呈二次方增長(zhǎng)）?！霸谀承r(shí)候，那里沒(méi)有任何改進(jìn)，”Beyne 說(shuō)?！叭绻憧梢詫㈦娫春蜁r(shí)鐘直接連接到電源陣列，電阻就會(huì)低得多。在后端，只有標(biāo)準(zhǔn)單元級(jí)別的連接很小。在那之后，你可以直接進(jìn)入寬金屬層，從而獲得低一個(gè)數(shù)量級(jí)的電阻?！?/p>

埋入式電源軌之間的距離現(xiàn)在為 200 納米，在未來(lái)幾代芯片中將達(dá)到 100 納米。與 FinFET 晶體管一樣，這些軌道是垂直的?！拔覀儗⑼ㄟ^(guò) 100 納米的硅層將它們連接起來(lái)。所需的孔直徑為 90 納米，其中我們需要 10 納米用于絕緣。通過(guò)與埋地電源軌的連接，您可以在電源和晶體管之間建立一條直線?！?/p>

從 800 微米厚的硅晶片上打磨掉幾乎所有材料等操作是有風(fēng)險(xiǎn)的。這個(gè)過(guò)程需要很好地控制。根據(jù) Beyne 的說(shuō)法，最粗的打磨可以達(dá)到 2 微米的精度?！爸螅梢允褂眠x擇性蝕刻劑去除多余的硅，干法和濕法技術(shù)均可使用?！?/p>

硅鍺或氧化硅

蝕刻必須停止的阻擋層可以是例如硅鍺或氧化硅。在放置晶體管之前，可以通過(guò)外延步驟應(yīng)用 SiGe。帶有氧化硅層的切片可以作為標(biāo)準(zhǔn)，稱(chēng)為絕緣體上硅 (SOI) 晶圓。晶片硅和阻擋層的硅鍺或氧化硅之間蝕刻劑的選擇性是百分之一?！耙虼?，如果你需要蝕刻半微米，而你過(guò)度蝕刻了 500 納米的硅，你只會(huì)損失 5 納米的阻擋材料。”

高端芯片需要數(shù)十億個(gè)連接，稱(chēng)為硅通孔 (TSV)?！八鼈冇泻芏?，所以通過(guò)最后一個(gè)狹窄連接的電流非常低。” 后端布線不需要高級(jí)光刻。“前端光刻，90納米已經(jīng)成熟了。”

但這并不意味著布置數(shù)十億個(gè) TSV 是一項(xiàng)簡(jiǎn)單的工作。Beyne：“如果晶圓不變形，事情就簡(jiǎn)單了。但是如果你鍵合兩個(gè)晶圓，你還必須處理鍵合過(guò)程中晶圓的變形。這是所有晶圓加工都會(huì)出現(xiàn)的一個(gè)特定問(wèn)題，就像貼上貼紙時(shí)會(huì)拉伸一樣。你不僅要處理旋轉(zhuǎn)平移，還要處理拉伸和其他變形。”

在 2021 年底的 ASML 投資者日的演講中，Martin van den Brink 已經(jīng)表明 Imec 期望在 2nm 節(jié)點(diǎn)進(jìn)行背面功率傳輸。學(xué)分：ASML

光刻校正

解決方案必須來(lái)自光刻設(shè)備，這些有充足的修正機(jī)會(huì)?！癆SML 系統(tǒng)配備了對(duì)投影圖像進(jìn)行三階校正的功能。剩余的 100 納米層（打磨和蝕刻后，RR）是透明的，因此您也可以從背面看到對(duì)齊標(biāo)記。通過(guò)校正，我們達(dá)到了 10 納米的精度，因此您可以將這樣一個(gè) 90 納米寬的 TSV 正確地放置在埋入的電源軌上，而不是它旁邊的晶體管上——這實(shí)際上是一個(gè)巨大的挑戰(zhàn)?！?/p>

與此同時(shí)，英特爾宣布了名為“Powervia”的背面供電。這家美國(guó)芯片公司將在其 20A 芯片中引入該技術(shù)（英特爾在其下一代產(chǎn)品中使用埃而不是納米）。20A 將于 2024 年或 2025 年投放市場(chǎng)。

對(duì)于BPD，整個(gè)行業(yè)都需要做好準(zhǔn)備，包括芯片設(shè)計(jì)工具廠商。“EDA 工具需要了解芯片地下室而非閣樓中存在連接?！?但是所有主要的半導(dǎo)體公司都在探索這項(xiàng)技術(shù)，盡管三星和臺(tái)積電尚未公開(kāi)他們的確切計(jì)劃。

編輯：黃飛

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