半導(dǎo)體邏輯器件工藝流程 LTPS工藝對器件參數(shù)的影響

目錄

PN結(jié)

MOSFET基礎(chǔ)

LTPS制程中影響晶體管參數(shù)的工藝

TFT器件可靠性

UISL基本制程工藝（65nm)

1.PN結(jié)如何形成

當(dāng)n型半導(dǎo)體與p型半導(dǎo)體接觸時(shí)，電子與空穴都從濃度高處向濃度低處擴(kuò)散，稱為擴(kuò)散運(yùn)動。當(dāng)電子進(jìn)入p型區(qū)域，空穴進(jìn)入n型區(qū)域后，即與對方多子復(fù)合，留下了固定不動的原子核。這些原子核形成了一個(gè)內(nèi)建電場，使電子與空穴向反方向漂移。這兩種運(yùn)動達(dá)到平衡時(shí)的結(jié)果就是形成一段沒有載流子的區(qū)域，稱為空間電荷區(qū)，也叫耗盡層。這個(gè)空間電荷區(qū)叫做PN結(jié)。

PN結(jié)的伏安特性

當(dāng)PN正向偏置時(shí)，電流隨電壓的增大而迅速增大。當(dāng)反向偏置時(shí)，電流很小且隨電壓增大變化不大，但是當(dāng)電壓達(dá)到臨界點(diǎn)時(shí)電流突然增大。這兩種現(xiàn)象稱為正向?qū)ㄅc反向?qū)舸?/p>

正向與反向偏置的定義：P型半導(dǎo)體電位高于n型半導(dǎo)體電位，稱為正向偏置。反之為反向偏置。 PN結(jié)的伏安特性的解釋 當(dāng)PN結(jié)正向偏置時(shí)，外部電場從P型指向N型區(qū)，使得空穴和電子都向界面處運(yùn)動。因此耗盡層厚度變窄，電流上升。同理反向偏置時(shí)耗盡層變寬，阻礙電流的通過，因此電流隨電壓變化很小。

? 當(dāng)反向電壓達(dá)到一定強(qiáng)度時(shí)，PN結(jié)電流急劇增大，稱為反向擊穿。這時(shí)的電壓叫擊穿電壓。反向擊穿的模式有了兩種

齊納擊穿：發(fā)生在高濃度摻雜，耗盡層很窄時(shí)。此時(shí)耗盡層內(nèi)電場強(qiáng)度高，能夠破壞共價(jià)鍵結(jié)構(gòu)形成電子-空穴對。（E＞1MV/cm)

雪崩擊穿：發(fā)生在中低濃度摻雜，耗盡層較寬時(shí)。電子在電場中獲得能量，如果電場強(qiáng)度足夠大，電子與晶格碰撞后就可以破壞共價(jià)鍵，產(chǎn)生電子-空穴對。產(chǎn)生的電子和空穴又與晶格碰撞生成新的電子-空穴對。該過程稱為雪崩倍增。（E~0.2-0.6MV/cm)

PN結(jié)電容

PN結(jié)電容分為兩部分：勢壘電容和擴(kuò)散電容

PN結(jié)負(fù)偏壓時(shí)，耗盡層寬度隨電壓變化，空間電荷區(qū)的電荷數(shù)量也隨之變化。電壓向負(fù)方向變化時(shí)耗盡層變寬，空間電荷增加，相當(dāng)于充電，向正方向變化則耗盡層變窄，電荷數(shù)量減少，相當(dāng)于放電。該電容稱為勢壘電容，它是由多子變化引起的。

PN結(jié)正偏時(shí)，P區(qū)和N區(qū)分別向?qū)Ψ阶⑷肟昭ê碗娮樱@些載流子在對方體內(nèi)稱為非平和少數(shù)載流子。當(dāng)電壓變化時(shí)，在PN結(jié)兩側(cè)的少子數(shù)量發(fā)生變化，相當(dāng)于對電容進(jìn)行放電。該電容稱為擴(kuò)散電容，它是由少子變化引起的。負(fù)偏壓時(shí)由于平衡少子數(shù)量少，該電容忽略不計(jì)。而且由于少子壽命的限制，高頻下擴(kuò)散電容不起作用。

由此可見PN結(jié)電容并不是一個(gè)固定值，它隨外電壓的變化而變化。

2.MOSFET及相關(guān)器件

MOS二極管是MOSFET的基礎(chǔ)，在電路中也被用作電容。它是研究半導(dǎo)體表面特性最有用的器件之一。

理想MOS二極管的結(jié)構(gòu)圖如下圖所示。d為氧化層厚度，V為金屬電極上的電壓。定義金屬電極上電位高于體電位時(shí)為正偏壓。

MOS二極管特性

當(dāng)MOS管施加正或負(fù)偏壓時(shí)，在Si表面有電子或空穴積聚。為討論方便，以下以P型半導(dǎo)體為例進(jìn)行說明。

當(dāng)MOS管為負(fù)偏壓時(shí)，Si表面積聚了比體內(nèi)更多的空穴，此時(shí)為積累狀態(tài)。

當(dāng)偏壓由負(fù)轉(zhuǎn)正時(shí)，空穴被排離表面而作為少子的電子則被吸引到表面。電子與空穴復(fù)合的結(jié)果是表面載流子濃度較少直至消失，硅表面出現(xiàn)耗盡層，此時(shí)為耗盡狀態(tài)。

正偏壓繼續(xù)增大時(shí)，表面的電子濃度超過了空穴濃度從而形成一個(gè)自由電子層，這個(gè)電子薄層稱為反型層。此時(shí)為反型狀態(tài)。

繼續(xù)增大偏壓，反型層厚度隨之增加。

N型半導(dǎo)體依此類推。

MOS二極管電容

MOS二極管本質(zhì)上是一個(gè)電容器。與理想電容器不同的是，它的下極板是半導(dǎo)體，因此MOS電容并不是一個(gè)定值，而是隨柵極偏壓而變化的。下圖是P-Si MOS二極管的C-V曲線

當(dāng)Vg為負(fù)時(shí)，硅表面為P型，測得的電容即為柵氧化層的電容。當(dāng)Vg向正移動時(shí)，硅表面的空穴逐漸減少而電子逐漸增多，在表面形成耗盡層且耗盡層不斷變厚。因此電容逐漸下降。當(dāng)耗盡層達(dá)到最寬，即將出現(xiàn)反型時(shí)電容達(dá)到最小值。反型后由于反型層中電子對電場的屏蔽，耗盡層寬度不再變化，因此電容值不再改變。

MOSFET基本結(jié)構(gòu)

MOSFET全稱Metal-Oxide-Semiconductor Field Effect Transistor.MOS表示器件的基本結(jié)構(gòu)，F(xiàn)ET表示器件的工作原理。

MOSFET伏安特性

MOSFET是在MOS二極管的基礎(chǔ)上加入了源漏兩端構(gòu)成的。源漏兩端的摻雜是和溝道區(qū)相反的，從而構(gòu)成了兩個(gè)背靠背的PN結(jié)。在柵極無偏壓時(shí)，從漏到源只有很小的PN結(jié)反向漏電流。當(dāng)柵極上加電壓時(shí)，源漏電流會隨之有明顯變化。因此叫場效應(yīng)管。 MOS管源漏電流主要受柵極電壓和漏極電壓的控制。下面以NMOS為例說明電流和柵極電壓與漏極電壓的關(guān)系。

MOSFET轉(zhuǎn)移特性

隨著柵極正偏電壓逐漸增大，硅表面電子逐漸增多最后形成一個(gè)N型的反型層。反型層與同為N型的漏源連通，形成導(dǎo)電溝道。這時(shí)如果給漏極加電壓，就會有電流流過。溝道從無到有時(shí)所需的柵極電壓VG定義為閾值電壓VT。

漏源電流Ids隨柵極電壓Vg的變化如下圖

當(dāng)VG

當(dāng)VG>VT時(shí)， 溝道開啟且溝道厚度隨VG增大而變大。因此lds隨VG增大而迅速增大。

當(dāng)VG略小于VT時(shí)， Ids隨VG呈指數(shù)關(guān)系變化。這一小段區(qū)間稱為亞閥值區(qū)域。

VG增大到一定程度時(shí)，lds增加幅度變小。

MOSFET輸出特性

漏源電流lds隨漏極電壓Vd的變化如下圖

當(dāng)VG

當(dāng)VG>VT時(shí)，溝道形成，有較大的電流通過且電流隨Vd增大而增大。(線性區(qū))

當(dāng)Vd增大到一定程度時(shí)，ld變化趨于飽和。( 飽和區(qū))

Vd繼續(xù)增大，電流將急劇上升。(擊穿)

線性區(qū)

在MOS二級管中，反型層的厚度是均勻的。但是在MOSFET中，當(dāng)Vds不為零時(shí)，在反型層中沿著溝道方向的電位是不均勻的，造成柵氧化層兩端的電壓并不等于Vg。結(jié)果是溝道的厚度從漏極到源極是不一致的。

當(dāng)Vd較小時(shí)，溝道厚度的這種不一 致不會帶來大的影響，MOS管呈現(xiàn)電阻特性。反映在Id-Vd曲線上就是線性區(qū)。 ? ?

飽和區(qū)

溝道在漏極一端的電位近似于Vd,柵極與溝道內(nèi)的真正電位差為Vg-Vd.而在源極一端。因?yàn)槎鄶?shù)情況下源極電位為零，電位差即為Vg。所以從源極到漏極溝道厚度逐漸變窄。當(dāng)Vd逐漸增大，直到Vd=Vg-VT時(shí)，溝道消失。這種現(xiàn)象稱為夾斷。

在夾斷發(fā)生后繼續(xù)增大Vd，夾斷區(qū)擴(kuò)展而有效溝道長度變短。增加的電壓幾乎全部落在夾斷區(qū)上，所以Id變化不大。對應(yīng)的Id-Vd曲線進(jìn)入飽和區(qū)。

夾斷區(qū)的導(dǎo)電原理:在夾斷區(qū)耗盡層與柵氧化層接觸，載流子數(shù)量非常少。但是從源區(qū)注入的電子會在強(qiáng)電場的作用下被拉到漏極，這就是夾斷區(qū)的導(dǎo)電方式。

MOS管擊穿

當(dāng)VD繼續(xù)增大時(shí)，MOS管被擊穿，電流急劇增大。主要有兩種擊穿方式:

雪崩擊穿。實(shí)際上就是漏極和襯底的PN結(jié)擊穿。

漏源穿通。漏極的耗盡層隨Vo增大而變寬，當(dāng)漏極耗盡層與源極耗盡層連通時(shí)，源極的電子注入并被耗盡層中的電場拉到漏極。產(chǎn)生漏電。

實(shí)際的MOSFET電容C-V曲線

與MOS二極管不同，MOSFET的柵氧化層電容在高頻與低頻測試條件下呈現(xiàn)不同的CV曲線。

高頻測試時(shí)，其曲線在負(fù)偏壓部分和理論值基本相同。在反型層出現(xiàn)后，電容并不像理論上那樣保持在最小值，而是進(jìn)一步下降。這是因?yàn)榘雽?dǎo)體進(jìn)入深耗盡狀態(tài)，原因是少子的產(chǎn)生需要定時(shí)間，如果測試信號的頻率過高，少子產(chǎn)生速度會跟不上振蕩頻率，從而使得感應(yīng)電荷數(shù)量減少，電容值變小。

低頻測試時(shí)，負(fù)偏壓部分的曲線無變化。當(dāng)反型層產(chǎn)生后，少子的產(chǎn)生速度可以跟上測試信號變化，因此電容又迅速變大，直至和負(fù)偏壓時(shí)基本相當(dāng)。

對于薄膜晶體管這樣的三 端器件，其C-V曲線又有所不同。

為什么需要LDD

熱載流子效應(yīng)(Hot Carrier)

熱載流子就是具有較高能量的載流子。

當(dāng)S/D重?fù)?雜時(shí)，耗盡層寬度窄而其中的電場強(qiáng)度高。部分電子會獲得足夠高的能量然后在與晶格碰撞時(shí)產(chǎn)生新的電子空穴對，并形成正反饋產(chǎn)生更多的電子-空穴對。這些新產(chǎn)生的電子空穴對都是載流子，因此造成飽和電流增加(kink effect)，和可靠性變差(進(jìn)入GI或破壞界面處的Si-H鍵)。LDD即在重?fù)诫s漏極與溝道之間插入一個(gè)輕摻雜漏極，這樣耗盡層寬度增加，降低熱載流子發(fā)生率。

耗盡層寬度增加的另一個(gè)好處就是降低漏電流(Ioff)但是相應(yīng)的代價(jià)是開態(tài)電流(lon)下降。

NMOS的hot carrier比PMOS嚴(yán)重， 這是因?yàn)镹MOS的載流子是電子，而電子的有效質(zhì)量約為空穴的一半。

討論：影響器件特性的因素

LTPS制程回顧

影響實(shí)際VT的因素有哪些0影響實(shí)際lon的因素有哪些

影響loff的因素有哪些

影響μ和SS的因素有哪些

LTPS工藝對器件參數(shù)的影響

LTPS制程中制造的MOS管與以上論述的標(biāo)準(zhǔn)MOS管最大的不同在于LTPS的器件是在一層多晶硅薄膜中制造的，因此它是一個(gè)三端器件(無襯底引出)。由此造成的結(jié)果是體電位受柵極電壓和漏極電壓影響而不固定。盡管如此，很多情況下薄膜晶體管的伏安曲線還是接近標(biāo)準(zhǔn)MOS管的，影響器件特性的工藝也基本相同。但LTPS有個(gè)獨(dú)有的氫化工藝，其對TFT影響非常大。該工藝的目的是將氫摻入多晶硅中，與多晶硅體內(nèi)的懸掛鍵形成Si-H鍵來修補(bǔ)晶格缺陷。氫化效果的好壞對所有的晶體管參數(shù)都有影響。除此之外，各項(xiàng)參數(shù)的主要影響因素如下:

VT: 主要受溝道區(qū)摻雜濃度、柵電容、界面態(tài)與氧化層電容影響。III/V族元素污染和金屬離子污染也會顯著影響VT。Plasma Induced Damage也會有很大影響。

lon: 主要受溝道區(qū)摻雜濃度、柵電容、LDD/SD濃度及Overlay的影響。多晶硅晶粒大小，表面粗糙度及界面態(tài)也是主要影響因素。此外還有Gate和polyCD。

loff: 主要受溝道與LDD/SD雜質(zhì)濃度及分布影響: Gate CD和LDD/SD

Overlay會有較大影響。柵氧化層厚度不均勻或質(zhì)量差時(shí)，柵極漏電也會是一個(gè)重要分量。對于沒有LDD的晶體管，GIDL也很重要。

SS:結(jié)漏電、柵電容、溝道反型層電容。

U:溝道摻雜濃度、LDD/SD濃度、柵氧化層的界面態(tài)、多晶硅晶粒尺寸。

等離子體損傷

等離子體在半導(dǎo)體加工工藝中十分常見，主要用于CVD、Dry Etch、 PR removal等。

在使用等離子體工藝對基板加工時(shí)，這些具有一定能量的離子會運(yùn)動到基板表面，并與基板發(fā)生化學(xué)反應(yīng)或者物理轟擊作用，從而對表面造成一定的損傷。這種損傷叫做等離子體損傷(Plasma Damage)。

等離子體損傷最為典型的就是對溝道區(qū)的硅晶格損傷導(dǎo)致VT漂移和遷移率下降。實(shí)例: ashing引起的Plasma Damage。

等離子體誘導(dǎo)損傷

等離子體工藝使用帶電離子對材料進(jìn)行加工時(shí)，這些離子會將所攜帶的電荷傳遞基板。如果沒有釋放路徑，這些電荷會積累在基板表面，并隨著圖形的不同在各個(gè)區(qū)域建立不同的電位。

等離子體誘導(dǎo)損傷(Plasma Induced Damage,簡稱PID)特指這些積聚的電荷引起局部電位升高從而對器件造成了損傷。

實(shí)例: PV dry etch引起的PID

3.TFT器件可靠性的測量

為了推算TFT器件的壽命，通常在高溫和高電壓下對晶體管進(jìn)行Stress測試，通過觀察一定時(shí)間后的器件特性變化情況來推算其壽命。

通常進(jìn)行的測試項(xiàng)目有

TDDB (Time Dependent Dielectric Breakdown) 指柵極電壓小于擊穿電壓時(shí)，經(jīng)過長時(shí)間的加壓而使柵絕緣層發(fā)生擊穿。測試方法為將電壓加至工作電壓的1.1-1.5倍，經(jīng)過一段時(shí)間后測量柵極漏電的變化。

NBTI (Negative Bias Temperature Instability) PMOS在負(fù)偏壓情況下空穴與Si表面的Si-H鍵作用生成H原子進(jìn)而產(chǎn)生H2擴(kuò)散，而留下的Si懸掛鍵則使得Vth發(fā)生偏移。測試方法為加高溫、高柵極電壓后測量Vth的變化。

HCI (Hot carrie Injection) 熱載流子注入至GI膜內(nèi)引起的Vth偏移。測試方法為加VD=VG=1.1-1.5工作電壓使TFT長時(shí)間處于導(dǎo)通狀態(tài)下后測量Vth和Ion變化。

Non-conductive HCI 晶體管處于截止?fàn)顟B(tài)時(shí)的HCI效應(yīng)。測試方法為加VD=1.1-1.5工作電壓而VG=0，一段時(shí)間后測量Vth和lon變化。

用于OLED驅(qū)動的TFT需要在帶負(fù)載和不帶負(fù)載(負(fù)載及發(fā)光單元)的情況下分別測量可靠性，并使用模擬實(shí)際顯示情況下的脈沖加壓法。

4.半導(dǎo)體邏輯器件工藝流程簡介（65nm)

? Shallow?Trench Isolation

Well Formation

? Gate?Oxide

Poly Gate

LDD?& Halo Formation

Spacer

S/D?Formation

Stress?Engineering

Salicide(Self-aligned?Silicide)

ILD?&?Contact

1st Cu Inter-Connection

Via1/Metal2 and Above

? 編輯：黃飛

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