淺談先進封裝和異構(gòu)集成路線圖

【Advanced Packaging and Heterogeneous Integration】

信息與通信技術(shù)（ICT）引發(fā)了前所未有的數(shù)據(jù)激增，要求對其處理、存儲和安全性提出創(chuàng)新性解決方案。傳統(tǒng)半導(dǎo)體技術(shù)依賴特征尺寸的縮小，但已經(jīng)接近其物理極限。隨著行業(yè)力圖提高系統(tǒng)性能和能效，轉(zhuǎn)向新技術(shù)節(jié)點的速度減緩。"More Moore"（傳統(tǒng)晶體管尺寸縮放）和"More than Moore"（異構(gòu)集成）的整合變得迫在眉睫。異構(gòu)集成是實現(xiàn)具有成本效益的封裝系統(tǒng)（SiPs）的關(guān)鍵，對于實現(xiàn)下一代計算和通信系統(tǒng)至關(guān)重要。由異構(gòu)集成支持的先進封裝提供了在產(chǎn)品密度和尺寸方面進行創(chuàng)新的替代途徑。異構(gòu)集成將是未來的關(guān)鍵技術(shù)方向，對應(yīng)對ICT領(lǐng)域的重大變革提出了要求，包括需要用于智能界面的模擬硬件、新型內(nèi)存和存儲解決方案、應(yīng)對新興安全挑戰(zhàn)的硬件、人工智能（AI）以及應(yīng)對普通計算帶來的能耗指數(shù)級增長。

ICT行業(yè)面臨的主要挑戰(zhàn)之一是能源消耗的指數(shù)級增長，這已經(jīng)超過了尺寸縮放所取得的改進。能源消耗每三年翻倍一次，迫切需要探索新的計算范式。路線圖總體目標(biāo)是發(fā)現(xiàn)具有全新計算軌跡的計算范式和架構(gòu)，實現(xiàn)能效提高超過1,000,000倍的顯著改進，主要重點是開發(fā)能夠無縫集成模擬和數(shù)字系統(tǒng)的技術(shù)。這種集成涵蓋了廣泛領(lǐng)域，包括神經(jīng)形態(tài)計算和量子計算、傳感技術(shù)、光子學(xué)和無線通信。通過在這些領(lǐng)域?qū)崿F(xiàn)成功集成，為ICT領(lǐng)域的變革性進展鋪平道路。

異構(gòu)集成技術(shù)的進步對于滿足ICT領(lǐng)域預(yù)期的地震性變化至關(guān)重要，包括：

●?生成智能世界-機器界面所需的模擬硬件

●?全新的內(nèi)存和存儲解決方案

●?解決高度互聯(lián)系統(tǒng)中新興安全挑戰(zhàn)的硬件

●?人工智能（AI）

●?通用計算引起的能源消耗呈指數(shù)增長

總體目標(biāo)：發(fā)現(xiàn)具有全新計算軌跡的計算范式和架構(gòu)，實現(xiàn)能效提高超過1,000,000倍的顯著改進。

章節(jié)目標(biāo)：開發(fā)集成模擬和數(shù)字系統(tǒng)的技術(shù)，包括神經(jīng)形態(tài)計算、量子計算、傳感技術(shù)、光子學(xué)和無線通信。

提早介入設(shè)計流程

在設(shè)計過程的早期階段，需要參與系統(tǒng)和封裝的分析，將設(shè)計劃分為各種芯片片段，并評估在計算、數(shù)據(jù)傳輸和制造成本方面的必要權(quán)衡。設(shè)計和驗證工具（例如SystemVerilog）需要整合封裝設(shè)計和規(guī)劃知識，以支持協(xié)同設(shè)計工作流程。對異構(gòu)集成系統(tǒng)的早期預(yù)測性分析是至關(guān)重要的，以最小化在架構(gòu)/微體系結(jié)構(gòu)定義和設(shè)計實施之間的迭代成本。

異構(gòu)集成系統(tǒng)的綜合工具

為了實現(xiàn)芯片-封裝協(xié)同設(shè)計，有必要在綜合流程的每個步驟中考慮封裝，包括架構(gòu)定義、RTL設(shè)計、布局與布線、驗證以及時序/功耗分析。新的一套工具還需要在彼此之間具有順暢的接口，并支持未來的芯片片段設(shè)計工具包。異構(gòu)集成綜合的獨特挑戰(zhàn)包括芯片片段之間時序分析、熱/機械應(yīng)力分析，以及各個組件的電源傳遞和完整性。

測試與可靠性

異構(gòu)系統(tǒng)包含具有顯著不同電氣、機械和熱性質(zhì)的多個組件。未來對異構(gòu)系統(tǒng)的測試需要提供足夠的模塊性，以應(yīng)對每個組件的特定測試方法，平衡覆蓋范圍、復(fù)雜性和成本。內(nèi)建自測試（例如內(nèi)建自測試BIST）是一種首選解決方案，但需要更多關(guān)于多個功能的聯(lián)合測試的研究。隨著2.5D/3D集成中各個組件之間的熱/機械相互作用不斷增加，可靠性評估需要從當(dāng)前的每個單獨模塊的經(jīng)驗/統(tǒng)計方法轉(zhuǎn)向構(gòu)建物理可靠性模型，描述它們在產(chǎn)品級別上的相關(guān)性。

下一代互聯(lián)技術(shù)

在使用更細的晶體管節(jié)點（小于20納米）縮小芯片的成本優(yōu)勢已經(jīng)不再明顯。這就需要采取一種新方法，即將單片式芯片分解成較小的單元，或者稱之為芯片片段。為了通過異構(gòu)集成實現(xiàn)設(shè)備芯片片段和被動組件的功能擴展，基板必須從芯片載體轉(zhuǎn)變?yōu)榧善脚_。這個集成平臺的推動特性需要新的先進封裝方法來滿足這些基本要求，包括：

●?性能優(yōu)化：可選擇每個IP塊/芯片片段的最佳硅工藝節(jié)點。

●?產(chǎn)品定制：通過選擇提供最佳性能的芯片片段組合，實現(xiàn)每個產(chǎn)品的定制。

●?降低成本：由于與單片SOC相比，單個芯片片段具有更高的產(chǎn)量，因此可以降低成本。

芯片片段的廣泛應(yīng)用預(yù)計將持續(xù)增長，因為行業(yè)朝著為每個應(yīng)用定制的更高性能和低功耗解決方案發(fā)展，下一代封裝技術(shù)需要支持這種芯片片段的爆炸性增長。

編輯：黃飛

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