基于5納米技術(shù)的SoC設(shè)計(jì)功能挑戰(zhàn)

深度亞微米技術(shù)的進(jìn)步，以及增加多種功能以降低成本，結(jié)合現(xiàn)有操作規(guī)模，意味著SoC的設(shè)計(jì)變得更加復(fù)雜。

低于16納米工藝節(jié)點(diǎn)的最大驅(qū)動(dòng)因素是這些先進(jìn)節(jié)點(diǎn)更高的晶體管密度所帶來的功率下降和性能提高。然而，這樣做會給物理實(shí)現(xiàn)和時(shí)序/功率收斂帶來挑戰(zhàn)。特別是高速IP，如SerDes、DDR、PCIE在大型SoC中的集成，需要仔細(xì)的floor planning，以減少項(xiàng)目時(shí)間，并實(shí)現(xiàn)定時(shí)/功率簽收。在這篇文章中，我們將探討由于5納米技術(shù)以及SoC中新的額外功能而帶來的新挑戰(zhàn)。我們將展示解決floor planning和時(shí)序問題的方法，以減少物理實(shí)施的迭代。

方法

大型、復(fù)雜的IP集成的實(shí)施需要一種方法，以有效地完成 floorplan signoff 標(biāo)準(zhǔn)，并在后期階段防止大量的時(shí)序違規(guī)。

圖 1：Custom Floorplan Methodology

5nm 物理設(shè)計(jì)的挑戰(zhàn)

沿著從 SoC 到高級封裝技術(shù)（如 InFo/Feveros/X-Cube）的路徑，需要一種整體方法來同時(shí)解決項(xiàng)目的規(guī)劃、編輯和優(yōu)化環(huán)境問題。以及向后考慮決策路徑的影響。例如，通過在工藝早期迭代放置凸塊（bump ）、PAD 和macros，可以縮短周轉(zhuǎn)時(shí)間。

另一個(gè)在流程需要早期考慮和規(guī)劃的是放置和布線之前的熱效應(yīng)，以便通過設(shè)計(jì)出可能導(dǎo)致故障的熱點(diǎn)來提高產(chǎn)量和可靠性。例如，以高密度封裝的標(biāo)準(zhǔn)單元會產(chǎn)生熱點(diǎn)。這是因?yàn)?，?4/16納米節(jié)點(diǎn)，使用三到四個(gè)鰭片來為每個(gè)柵極提供結(jié)構(gòu)穩(wěn)定性，但在7納米以下，使用了兩個(gè)。這些都是較高的，以補(bǔ)償鰭片數(shù)量的減少，并仍然提供所需的加固。然而，應(yīng)注意標(biāo)準(zhǔn)單元的放置，因?yàn)楸浑娊橘|(zhì)（柵極氧化物）包圍的鰭片具有較差的導(dǎo)熱性，因此不能像預(yù)期的那樣進(jìn)行散熱，從而產(chǎn)生一個(gè)熱點(diǎn)。因此，在早期階段進(jìn)行功率分析（動(dòng)態(tài)/靜態(tài)）有助于防止在后期的功率signoff階段出現(xiàn)熱點(diǎn)意外。

最后，在較低的幾何形狀下，工藝和電壓變化強(qiáng)度更高。為了解決這個(gè)問題，由于噪聲和轉(zhuǎn)換要求，PT-ECO signoff通常需要對大型復(fù)雜塊進(jìn)行 12 次以上的迭代。

集成高速模塊的挑戰(zhàn)

由于模擬團(tuán)隊(duì)對硬IP的不斷改進(jìn)，部分硬IP具有較高的變動(dòng)性。這可以通過使用為不同設(shè)計(jì)階段量身定做的模型來解決，隨著我們接近流片，模型的復(fù)雜程度和完整程度會越來越高。在這個(gè)過程中，盡快獲得IP交付物清單對迅速和成功的整合至關(guān)重要。

最后，F(xiàn)loorplanning、DFT 集成、自定義時(shí)鐘樹和時(shí)序/功率 signoff 的設(shè)計(jì)復(fù)雜性都需要腳本知識和基本的 IP 理解來調(diào)整實(shí)施。

Floorplan挑戰(zhàn)

在最近的設(shè)計(jì)中，代工廠提供了一個(gè)multi-height庫，最初，很難通過網(wǎng)格檢查。問題是我們使用高效能庫來實(shí)現(xiàn)我們的設(shè)計(jì)，但是第三方 IP 位于高性能庫上。因此，兩種庫類型的放置必須在最小公倍數(shù) (LCM) 行上。問題是，我們正在使用一個(gè)高效的庫來實(shí)現(xiàn)我們的設(shè)計(jì)，但第三方IP是在高性能庫上。因此，這兩種庫類型必須放置在最小公共多行(LCM)上。

需要注意的是：

避免在模擬信號路徑的特殊區(qū)域插入分接單元和邊界單元。

Power Grid ?(PG) 連接對于多電源域設(shè)計(jì)以及模擬 VDD 以及第三方 IP VDD 非常重要。

連接 PG 網(wǎng)絡(luò)/引腳必須根據(jù)模擬團(tuán)隊(duì)/第三方 IP 可交付成果定義的指南。

根據(jù)代工廠定義的功率鉗位實(shí)現(xiàn)規(guī)則連接 TCD/ESD IP。

插入備用單元后需要進(jìn)行合法性檢查：網(wǎng)格檢查負(fù)責(zé) IP 放置的合法性。

在芯片級集成塊時(shí)，集成檢查符合頂層floorplan DRC。

終端/端口放置檢查，因?yàn)檫@是初始設(shè)計(jì)集成中的一項(xiàng)重要檢查。

PG 設(shè)計(jì)規(guī)則檢查 (DRC)，例如 PG Via 和電源條布線，加上宏到宏和宏到邊界間距規(guī)則檢查以避免 DRC。

Floorplan 規(guī)劃目標(biāo)

這是為了有一個(gè)干凈的設(shè)計(jì)規(guī)則檢查 (DRC) 和布局與原理圖 (LVS) 設(shè)計(jì)，遵循設(shè)計(jì)實(shí)施指南以及時(shí)序/擁塞感知宏布局。

這些是如何通過改進(jìn)floorplan來實(shí)現(xiàn)這一目標(biāo)的階段。注意，此示例中使用了 Synopsys Fusion編譯器。

1、由于第三方IP有多個(gè)供應(yīng)商，需要?jiǎng)?chuàng)建網(wǎng)格，因此生成網(wǎng)格提供了互連的統(tǒng)一性：

create_grid -type block -x_step $cell_site_pitch -y_step $cell_row_pitch -orientations “R0 MX” Macro_wrapper set_block_grid_references -grid [get_grids Macro_wrapper ] -design Macro_Wrapper

set_snap_setting -class macro_Cell -snap block -user_grid Macro_wrapp

## 宏封裝器需要對齊到 7.752um、9.576um，它是單元站點(diǎn) 0.051 和單元行高 0.028 的倍數(shù)（1 個(gè)軌道距離）

2、當(dāng)您進(jìn)行floorplan時(shí)，您需要手動(dòng)對高速信號進(jìn)行布線。您將需要通過使用在該區(qū)域上創(chuàng)建阻塞來避免任何布局或布線

· create_routing_blockage

· create_placement_blockage

例如：

·?create_placement_blockage -name $blk_name -boundary [get_attr [get_attr $blk_poly poly_rects] point_list]

· create_routing_blockage -name SNRG#${blk_name} -boundary [get_attr [get_attr $blk_poly poly_rects] point_list] -layers [get_layers -filter full_name!~*G*] -zero_spacing

圖 2：高速宏上的塊和信號路由

3、Power Grid (PG) 連接要求 PG 網(wǎng)狀路由遵循實(shí)現(xiàn)定義的預(yù)連接命令。因此，我們需要連接模擬 PG 端口和 BUMP 連接以及數(shù)字電源/接地連接。

示例：

Connect_pg_net –net VDD [get_pins BUMPS_VDD_*/BUMP]

Connect_pg_net –net VSS [get_pins BUMPS_VSS_*/BUMP]

#特殊PG連接

foreach v“VDDA VSSA VDDM”{

Connect_pg_net –net $v [get_pins High_speed_IP_*/[string tolower $v]]

Connect_pg_net –net $v [get_pins Monitor*/[string tolower $v]]

}

4、當(dāng)您沒有足夠或不完整的庫交換格式 (LEF) 但必須檢查塊級和芯片級布局與原理圖 (LVS) 時(shí)，模擬團(tuán)隊(duì)定義的在塊級連接的額外信號和特殊連接可能具有挑戰(zhàn)性。

例子：

圖 3：連接特殊模擬信號的手動(dòng)路由

5、需要進(jìn)行 ESD 單元和 TCD（Test-key Critical Dimension）檢查。需要靜電放電宏來保護(hù)高速模擬宏。TCD單元用于監(jiān)控最小線寬等關(guān)鍵尺寸。同時(shí)檢查單元的關(guān)鍵尺寸以確保制造過程中的布局均勻性以提高良率。

注意：我們將 ESD 單元放置在 Hard IP 附近，并提供與 Hard IP 所需的電壓相同的電壓以提高效率。

圖4 示意圖

6、終端/端口放置檢查。這些是用于發(fā)現(xiàn)錯(cuò)誤的平面布置圖的常見且簡單的檢查。

示例：要檢查的違規(guī)行為

7、Power Grid設(shè)計(jì)規(guī)則檢查：寫出 PG DRC 報(bào)告并將實(shí)施工具 PG DRC 與 ICV/Calibre 的平面圖signoff（規(guī)則甲板感知）DRC 進(jìn)行比較。如果 DRC 違規(guī)，例如非法重疊、寬度不足、最小金屬寬度最小金屬面積、非法形狀或最小金屬邊緣，請嘗試通過插入腳本調(diào)試 PG 網(wǎng)格腳本和手動(dòng) PG。

注意：在暫定signoff迭代期間進(jìn)一步執(zhí)行下一步之前，應(yīng)該清理 PG 上的 Shorts 和 Opens。

審核編輯：黃飛