量子工程材料如何賦能半導(dǎo)體性能提升？

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日前，半導(dǎo)體材料和技術(shù)許可公司 Atomera 加入 ESD 聯(lián)盟，以此為契機(jī)，SEMI ESD 聯(lián)盟執(zhí)行董事 Bob Smith 與 Atomera 首席執(zhí)行官 Scott Bibaud 先生進(jìn)行了深入的技術(shù)交流，探討 Atomera 的原子級(jí)技術(shù)如何提升電子產(chǎn)品的晶體管性能，以及量子工程材料對(duì)芯片性能、行業(yè)人才和行業(yè)趨勢(shì)的影響。
Bob Smith：我注意到 Atomera 官網(wǎng)重點(diǎn)介紹了量子工程材料。您能為我們?cè)敿?xì)解釋下什么是量子工程材料，以及它與其他材料的不同之處嗎？

Atomera 首席執(zhí)行官, Scott Bibaud

Scott Bibaud：如果一種材料在設(shè)計(jì)之初便采用量子力學(xué)模擬，以確定所需的特性，那么這種材料就是量子工程材料。這與其它大多數(shù)的半導(dǎo)體材料形成鮮明對(duì)比——如今大多數(shù)半導(dǎo)體材料要么是自然界已有的，要么是根據(jù)經(jīng)驗(yàn)開發(fā)出來(lái)的。Atomera 的 MST? 技術(shù)（Mears Silicon Technology?）是基于自下而上方法的量子工程材料，其它材料如 ReRAM/MRAM 存儲(chǔ)元件、量子阱/點(diǎn)和高介電常數(shù)金屬柵極（HKMG）金屬堆棧也是如此。

Bob Smith：那量子工程材料如何幫助提升芯片性能？晶圓廠需要采取哪些步驟來(lái)集成量子工程材料？

Scott Bibaud：量子工程材料能夠用于不同種類的應(yīng)用，為芯片功耗、性能、面積和成本（PPAC）以及內(nèi)存存儲(chǔ)性能帶來(lái)優(yōu)勢(shì)。而如何將量子工程材料整合到制造過(guò)程中，則取決于它被用于哪種應(yīng)用。因?yàn)闊o(wú)論是何種應(yīng)用，都必須根據(jù)制造成本來(lái)評(píng)估系統(tǒng)的整體效益——只有能帶來(lái)顯著效益的高成本，才是有價(jià)值的。

如果一種量子工程材料，擁有與基準(zhǔn)半導(dǎo)體材料（如硅）非常相似的物理和電學(xué)特性，那么它通?？梢栽趥鹘y(tǒng)制造工藝中輕松集成。然而，量子工程特性可能會(huì)微妙地改變其與電性摻雜物、半導(dǎo)體點(diǎn)缺陷的相互作用。在像 MST 這樣的材料中，可以實(shí)現(xiàn)對(duì)摻雜剖面的高精度控制，并減少鄰近介電界面處的表面粗糙散射。這種改進(jìn)的介電界面可進(jìn)一步提高晶圓級(jí)可靠性。

為了利用這些參數(shù)化優(yōu)勢(shì)，必須在流程中插入外延*步驟，可以是在起始襯底上進(jìn)行均厚淀積（適用于一部分工藝流程），或者在前端工藝步驟中進(jìn)行選擇性沉積。通常情況下，還需要對(duì)注入物進(jìn)行重新優(yōu)化。

Bob Smith：設(shè)計(jì)、制造一直是半導(dǎo)體流程中互不關(guān)聯(lián)的兩個(gè)部分。您認(rèn)為這種情況會(huì)發(fā)生改變或演變嗎？

Scott Bibaud：這種情況已經(jīng)在過(guò)去幾年發(fā)生了改變——幾乎所有 FinFET 節(jié)點(diǎn)的設(shè)計(jì)都采用了 DTCO（設(shè)計(jì)技術(shù)協(xié)同優(yōu)化）技術(shù)，即設(shè)計(jì)專家與工藝開發(fā)團(tuán)隊(duì)并行工作，以確定工藝的 PPAC 效益，并提出關(guān)鍵的優(yōu)化建議，從而提升 PPAC 效益。

采用 Atomera 的 MST 等量子工程材料，也需要材料供應(yīng)商和客戶工藝開發(fā)團(tuán)隊(duì)之間進(jìn)行密切合作，以確保客戶可以獲得最大的利益和投資回報(bào)率。

Smith：人才短缺是半導(dǎo)體行業(yè)面臨的重大問(wèn)題。你們?nèi)绾螒?yīng)對(duì)招聘和雇傭方面的挑戰(zhàn)？

Scott Bibaud：由于我們的材料適用于各種不同工藝，涵蓋從傳統(tǒng)的 180 納米工藝到最新的全環(huán)繞柵極（GAA）和 DRAM 等，因此我們希望招聘的員工，既精通半導(dǎo)體制程細(xì)節(jié)，又了解制程對(duì)器件和終端產(chǎn)品的影響。因此，我們通常會(huì)從主要的 IC 公司以及專注于晶體管級(jí)設(shè)計(jì)的 EDA 和 IP 公司招聘經(jīng)驗(yàn)豐富的行業(yè)人士。與半導(dǎo)體行業(yè)的其他企業(yè)一樣，我們也認(rèn)為急需培養(yǎng)人才，以支持半導(dǎo)體行業(yè)的可持續(xù)發(fā)展。

Bob Smith：您看到了哪些技術(shù)趨勢(shì)？

Scott Bibaud：主要趨勢(shì)是：人工智能的運(yùn)行需要大量的電力，而設(shè)備擴(kuò)展速度卻在放緩。

隨著人工智能的發(fā)展，昂貴而耗電的 GPU、高帶寬 DRAM 和其他數(shù)據(jù)中心設(shè)備加速涌現(xiàn)。不幸的是，摩爾定律可以輕松微縮的時(shí)代也結(jié)束了，PPAC 的提升變得更加困難，所需費(fèi)用也更加高昂。這在全環(huán)繞柵極（GAA）器件中表現(xiàn)尤為明顯——這種器件的開發(fā)已變得非常困難，因此出現(xiàn)了一個(gè)由供應(yīng)商組成的生態(tài)圈，為 GAA 器件提供工具、材料和工藝模塊。所產(chǎn)生的結(jié)果是基于 AI 的工作負(fù)載正在消耗巨量電力，所消耗電力占全球電力資源的相當(dāng)大一部分。

如果所消耗的電力都是用于進(jìn)行有價(jià)值的工作，那么這（勉強(qiáng)）是可以接受的，但事實(shí)是其中有大量電力是被浪費(fèi)掉的。主要原因之一是，人們并沒有應(yīng)對(duì)隨機(jī)摻雜波動(dòng)（RDF）的解決方案。隨機(jī)摻雜波動(dòng)是造成晶體管變化的主要原因，而晶體管變化決定了 GPU、CPU 以及幾乎所有其它處理器的電壓縮放程度。它還會(huì)降低 DRAM 的刷新間隔。目前，DRAM 刷新占服務(wù)器總功耗的 10%-15%，這個(gè)比例還在不斷上升；如果將傳感放大器中的隨機(jī)摻雜波動(dòng)減少一半，即可將刷新功耗降低超過(guò) 2 倍。

要解決由隨機(jī)摻雜波動(dòng)造成的功耗浪費(fèi)，有一個(gè)相對(duì)簡(jiǎn)單的辦法，即擴(kuò)大器件的尺寸，這將減少失配，但卻與微縮的目的背道而馳。

業(yè)界需要更好的解決方案使隨機(jī)摻雜波動(dòng)降到最低。目前，人們正在采用碳釘、反摻雜和低溫加工步驟等替代方法，雖然確實(shí)能帶來(lái)一些改善，但還不夠有效。不過(guò)好消息是，先進(jìn)的量子工程材料在解決隨機(jī)摻雜波動(dòng)方面，展示出了非常積極的成果。
*外延是一種材料沉積，其中沉積層保持與晶種層相同的方向。
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