三巨頭掀起晶體管未來(lái)10年大革命

臺(tái)積電正研究新的3D芯片架構(gòu)CFET，可望解決當(dāng)今最先進(jìn)的納米片技術(shù)存在的縮放問(wèn)題。

據(jù)EETimes報(bào)道，全球芯片產(chǎn)業(yè)的三巨頭英特爾、臺(tái)積電和三星正在“認(rèn)真”研究一種新的3D芯片架構(gòu)，垂直堆疊式（CFET）場(chǎng)效晶體管架構(gòu)可望解決當(dāng)今最先進(jìn)的納米片技術(shù)持續(xù)存在的縮放（Scaling）問(wèn)題。

這三大芯片制造商首次在去年12月的國(guó)際電子元件會(huì)議（IEDM）上發(fā)表演講，暗示他們將在十年內(nèi)實(shí)現(xiàn)CFET場(chǎng)效晶體管架構(gòu)的商業(yè)化。

比利時(shí)微電子研究中心IMEC的CMOS元件專(zhuān)案總監(jiān)NaotoHoriguchi表示，所有的芯片業(yè)巨頭包括英特爾、三星、臺(tái)積電，都展示他們的最新研究成果。

在CFET時(shí)代到來(lái)之前，芯片行業(yè)將經(jīng)歷3納米片架構(gòu)，以及靜態(tài)隨機(jī)存取記憶體（SRAM）等已經(jīng)停止縮小尺寸的互補(bǔ)式金屬氧化物半導(dǎo)體（CMOS）組件相關(guān)問(wèn)題。IMEC表示，縮小規(guī)模的停滯將迫使高效能運(yùn)算芯片的設(shè)計(jì)者分解SRAM等CMOS功能，并采用將舊技術(shù)節(jié)點(diǎn)和小芯片拼接在一起的解決方法。

Horiguchi補(bǔ)充道：“我們目前的預(yù)期是，使用小芯片技術(shù)集成模擬或I/O。一部分傳統(tǒng)技術(shù)，如模擬或I/O通過(guò)不同的方案進(jìn)行集成，還有一部分邏輯和SRAM可以通過(guò)使用CFET架構(gòu)進(jìn)行擴(kuò)展?！?/p>

?工藝節(jié)點(diǎn)縮小的速度放緩

IMEC預(yù)計(jì)，到2032年，工藝節(jié)點(diǎn)縮小的速度將會(huì)放緩，迫使人們更加依賴(lài)小芯片和先進(jìn)封裝的混合搭配使用，以及那些不斷縮小尺寸的高性能邏輯組件。

Horiguchi說(shuō)：“僅使用納米片來(lái)縮放CMOS器件是非常困難的，借助CFET，我們可以認(rèn)真地繼續(xù)器件擴(kuò)展，然后當(dāng)然可以將其與小芯片和先進(jìn)封裝等其他技術(shù)相結(jié)合，以提高芯片性能。CFET正在為連續(xù)器件擴(kuò)展開(kāi)辟一條道路。這就是CFET的獨(dú)特之處?！?/p>

Imec預(yù)計(jì)，到2032年，CFET的器件架構(gòu)將超越1納米節(jié)點(diǎn)。三星將在2022年率先在3納米節(jié)點(diǎn)引入納米片/柵極架構(gòu)。臺(tái)積電表示，臺(tái)積電將于2025年推出帶有2納米節(jié)點(diǎn)的納米片。

Imec對(duì)潛在路線圖擴(kuò)展的預(yù)測(cè)。（來(lái)源：imec）

接觸式多晶間距(CPP)（從一個(gè)晶體管柵極到下一個(gè)晶體管柵極的距離）是CFET技術(shù)商業(yè)化的關(guān)鍵指標(biāo)。

“主要參與者的CPP為48-45nm，它接近CFET產(chǎn)品的目標(biāo)尺寸，”Horiguchi指出，“為了實(shí)現(xiàn)向更小尺寸的重大轉(zhuǎn)變，英特爾、三星和臺(tái)積電必須進(jìn)行多項(xiàng)工藝創(chuàng)新、工藝改進(jìn)等。他們不會(huì)談?wù)撨@些工藝創(chuàng)新，但如果沒(méi)有這一進(jìn)展，他們可能無(wú)法制造出這樣的設(shè)備?！?/p>

這三個(gè)芯片制造商已將CFET開(kāi)發(fā)從實(shí)驗(yàn)室轉(zhuǎn)移到能夠進(jìn)行小批量生產(chǎn)的中試線上。

上個(gè)月，英特爾告訴EETimes，它在PMOS（P溝道金屬氧化物半導(dǎo)體）晶體管上的3D堆疊NMOS（N溝道金屬氧化物半導(dǎo)體）方面取得了獨(dú)特的突破，并結(jié)合了背面功率和背面接觸，以最大限度地提高面積和功率交付效率。

在CFET架構(gòu)中，NMOS和PMOS器件相互堆疊。臺(tái)積電器件架構(gòu)開(kāi)拓總監(jiān)Szuya Liao在總結(jié)臺(tái)積電工作時(shí)表示，該公司已經(jīng)達(dá)到了48納米CPP的標(biāo)準(zhǔn)，這是一個(gè)關(guān)鍵門(mén)檻。

“通過(guò)在NMOS/PMOSFET之間引入關(guān)鍵的垂直隔離以及在柵極和源極/漏極之間引入適當(dāng)?shù)膬?nèi)部間隔物，我們的垂直堆疊nFET-on-pFET納米片晶體管的良率超過(guò)90%，并表現(xiàn)出高通態(tài)電流和低泄漏，實(shí)現(xiàn)健康的六個(gè)數(shù)量級(jí)的開(kāi)/關(guān)電流比”。Liao表示，通過(guò)垂直堆疊n型和p型FET，占地面積可以減少一半，晶體管數(shù)量可以增加一倍。這就像通過(guò)在與一個(gè)單層單元相同的占地面積上建造兩棟聯(lián)排別墅來(lái)增加城市密度。

?還有更多問(wèn)題需要解決

SemiAnalysis首席分析師迪倫·帕特爾(DylanPatel)表示，雖然CFET承諾恢復(fù)工藝縮小的步伐，但在新架構(gòu)商業(yè)化之前仍然存在一些障礙。

DylanPatel表示：“CFET還存在許多其他挑戰(zhàn)，使其制造更加困難，如何為CFET結(jié)構(gòu)供電非常困難且復(fù)雜。背面供電有不同的集成方案。對(duì)于大型、復(fù)雜的公司來(lái)說(shuō)，轉(zhuǎn)向CFET非常困難?！?/p>

Horiguchi說(shuō)，正面處理和背面處理并不完全相等。他說(shuō)：“通過(guò)正面工藝，我們可以將所有金屬線擠壓成非常精確的覆蓋層，但背面，我們可能會(huì)遇到一些未對(duì)準(zhǔn)的問(wèn)題，正面加工中可能會(huì)發(fā)生一些晶圓變形，這會(huì)導(dǎo)致背面加工中出現(xiàn)更大的錯(cuò)位。這正是我們今天研究的內(nèi)容?！?/p>

?更高的縱橫比

Horiguchi說(shuō)，CFET結(jié)構(gòu)比納米片結(jié)構(gòu)中的3D形狀更高。結(jié)構(gòu)縱橫比的增加帶來(lái)了制造挑戰(zhàn)?！皥D案化是第一個(gè)具有挑戰(zhàn)性的部分，”他補(bǔ)充道?！斑@使得所有的縱橫比都翻倍了。必須以某種方式改進(jìn)或創(chuàng)新圖案才能實(shí)現(xiàn)這種轉(zhuǎn)變?！?/p>

高縱橫比將需要沉積電介質(zhì)、金屬和一些外延生長(zhǎng)，以便在溝槽的最底部獲得源增益。材料和工藝創(chuàng)新是制造的其他障礙。

“我們需要非常高的摻雜劑激活，然后還需要非常低的接觸電阻率，”Horiguchi說(shuō)。“我們需要為CFET提供特殊的高k/金屬柵極。這些也必須在非常高的結(jié)構(gòu)中完成。這可能是關(guān)鍵的挑戰(zhàn)：非常高且堆疊的設(shè)備架構(gòu)。”

Imec正在與AppliedMaterials、TokyoElectron和LamResearch等材料和設(shè)備供應(yīng)商合作開(kāi)發(fā)CFET制造工具。

臺(tái)積電表示，CFET架構(gòu)的“重大挑戰(zhàn)”可能會(huì)導(dǎo)致工藝復(fù)雜性和成本增加?！盀榱丝朔@些挑戰(zhàn)，必須仔細(xì)選擇集成方案，以降低工藝復(fù)雜性并最大限度地減少對(duì)新材料和工藝能力的需求，”Liao說(shuō)。“參與早期EDA/流程工具開(kāi)發(fā)，為重大設(shè)計(jì)變更做好準(zhǔn)備也很重要?！?/p>

審核編輯：黃飛

?