利用IP以及拓?fù)湟?guī)劃的PCB設(shè)計(jì)流程

本文探討的重點(diǎn)是PCB設(shè)計(jì)人員利用IP，并進(jìn)一步采用拓?fù)湟?guī)劃和布線工具來支持IP，快速完成整個(gè)PCB設(shè)計(jì)。從圖1可以看出，設(shè)計(jì)工程師的職責(zé)是通過布局少量必要元件、并在這些元件之間規(guī)劃關(guān)鍵互連路徑來獲取IP。一旦獲取到了IP，就可將這些IP信息提供給PCB設(shè)計(jì)人員，由他們完成剩余的設(shè)計(jì)。?
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圖1：設(shè)計(jì)工程師獲取IP，PCB設(shè)計(jì)人員進(jìn)一步采用拓?fù)湟?guī)劃和布線工具支持IP，快速完成整個(gè)PCB設(shè)計(jì)。

現(xiàn)在無需再通過設(shè)計(jì)工程師和PCB設(shè)計(jì)人員之間的交互和反復(fù)過程來獲取正確的設(shè)計(jì)意圖，設(shè)計(jì)工程師已經(jīng)獲取這些信息，并且結(jié)果相當(dāng)精確，這對(duì)PCB設(shè)計(jì)人員來說幫助很大。在很多設(shè)計(jì)中，設(shè)計(jì)工程師和PCB設(shè)計(jì)人員要進(jìn)行交互式布局和布線，這會(huì)消耗雙方許多寶貴的時(shí)間。從以往的經(jīng)歷來看交互操作是必要的，但很耗時(shí)間，且效率低下。設(shè)計(jì)工程師提供的最初規(guī)劃可能只是一個(gè)手工繪圖，沒有適當(dāng)比例的元件、總線寬度或引腳輸出提示。

隨著PCB設(shè)計(jì)人員參與到設(shè)計(jì)中來，雖然采用拓?fù)湟?guī)劃技術(shù)的工程師可以獲取某些元件的布局和互連，不過，這個(gè)設(shè)計(jì)可能還需要布局其它元件、獲取其它IO及總線結(jié)構(gòu)和所有互連才能完成。

PCB設(shè)計(jì)人員需要采用拓?fù)湟?guī)劃，并與經(jīng)過布局的和尚未布局的元件進(jìn)行交互，這樣做可以形成最佳的布局和交互規(guī)劃，從而提高PCB設(shè)計(jì)效率。

隨著關(guān)鍵區(qū)域和高密區(qū)域布局完成及拓?fù)湟?guī)劃被獲取，布局可能先于最終拓?fù)湟?guī)劃完成。因此，一些拓?fù)渎窂娇赡鼙仨毰c現(xiàn)有布局一起工作。雖然它們的優(yōu)先級(jí)較低，但仍需要進(jìn)行連接。因而一部分規(guī)劃圍繞布局后的元件產(chǎn)生了。此外，這一級(jí)規(guī)劃可能需要更多細(xì)節(jié)來為其它信號(hào)提供必要的優(yōu)先級(jí)。

詳細(xì)的拓?fù)湟?guī)劃

圖2所示的就是元件完成布局后的詳細(xì)規(guī)劃。這條總線共有17位，它們有組織得相當(dāng)好的信號(hào)流。?
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圖2：這些總線的網(wǎng)絡(luò)線是采用更高優(yōu)先級(jí)的拓?fù)湟?guī)劃和布局的結(jié)果。

為了規(guī)劃這條總線，PCB設(shè)計(jì)人員需要考慮現(xiàn)有的一些障礙、各層設(shè)計(jì)規(guī)則和其它重要約束條件。在了解了這些條件后，他們?yōu)檫@條總線規(guī)劃出了如圖3所示的拓?fù)渎窂健?br>??
圖3：規(guī)劃好的總線。

在圖3中，細(xì)節(jié)“1”對(duì)“紅色”頂層的元件管腳做了規(guī)劃，用于從元件引腳引出，并連接到細(xì)節(jié)“2”處的拓?fù)渎窂?。這部分用的未封裝區(qū)域，并且僅把第一層確定為可布線層。從設(shè)計(jì)角度看這樣做似乎是很顯而易見的，而且布線算法將使用頂層連接到紅色的拓?fù)渎窂?。不過，在對(duì)這根特殊總線自動(dòng)布線前一些障礙物可能向算法提供其它層布線的選項(xiàng)。

隨著總線在第一層上被組織成緊密線跡后，設(shè)計(jì)人員開始在細(xì)節(jié)“3”處規(guī)劃到第3層的轉(zhuǎn)換部分，并考慮總線在整個(gè)PCB上的行進(jìn)距離。注意，第3層上的這條拓?fù)渎窂揭软攲訉?，因?yàn)榭紤]到了要適應(yīng)阻抗需要額外的空間。另外，設(shè)計(jì)還為層轉(zhuǎn)換規(guī)定了確切位置（17個(gè)過孔）。

當(dāng)拓?fù)渎窂窖刂鴪D3中間靠右部分走到細(xì)節(jié)“4”處時(shí)，需要從拓?fù)渎窂竭B接和各個(gè)元件引腳處引出許多單比特T型交接點(diǎn)。PCB設(shè)計(jì)人員的選擇是保持大多數(shù)連接流在第3層上，并穿透到其它層用于連接元件引腳。因此他們畫了一個(gè)拓?fù)鋮^(qū)用于指示從主線束到第4層(粉色)的連接，并使這些單比特T型接點(diǎn)連到第2層，然后使用其它過孔連接到器件引腳。

拓?fù)渎窂皆诘?層上繼續(xù)行進(jìn)到細(xì)節(jié)“5”以連接有源器件。這些連接再從有源引腳連接到有源器件下面的下拉電阻。設(shè)計(jì)人員使用另外一個(gè)拓?fù)鋮^(qū)規(guī)范從第3層到第1層的連接，那里的元件引腳分屬于有源器件和下拉電阻。

這一等級(jí)的詳細(xì)規(guī)劃只用了約30秒時(shí)間就完成了。一旦這個(gè)規(guī)劃被獲取后，PCB設(shè)計(jì)人員可能想立即布線或創(chuàng)建進(jìn)一步的拓?fù)湟?guī)劃，然后用自動(dòng)布線完成所有的拓?fù)湟?guī)劃。從規(guī)劃完成到自動(dòng)布線結(jié)果出來不到10秒。其實(shí)這個(gè)速度并不重要，事實(shí)上如果忽略設(shè)計(jì)人員意圖、自動(dòng)布線質(zhì)量很糟糕的話，這完全是在浪費(fèi)時(shí)間。下面一些圖給出了自動(dòng)布線的結(jié)果。

拓?fù)洳季€(Topology Routing)

從左上角開始，從元件引腳出來的所有連線都遵從設(shè)計(jì)人員表達(dá)的意圖而位于第1層上，并壓縮成緊密的總線結(jié)構(gòu)，如圖4中的細(xì)節(jié)“1”和“2”。 第1層和第3層之間的轉(zhuǎn)換發(fā)生在細(xì)節(jié)“3”處，并采用了很占用空間的過孔形式。需要重申的是，這里考慮了阻抗因素，因此走線更寬，間距更大，如實(shí)際寬度路徑所表示的那樣。
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圖4：用細(xì)節(jié)1、3拓?fù)洳季€的結(jié)果。

如圖5中的細(xì)節(jié)“4”所示那樣，由于需要使用過孔適應(yīng)單比特T型交接點(diǎn)，拓?fù)渎窂阶兇罅?。這里規(guī)劃又一次體現(xiàn)了設(shè)計(jì)人員對(duì)這些單比特T型交換點(diǎn)的意圖，從第3層布線到第4層。另外，第3層上的線跡非常緊密，雖然在插入過孔的地方有些膨大，但經(jīng)過過孔后很快又緊密起來。
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圖5：用細(xì)節(jié)4拓?fù)洳季€的結(jié)果。

圖6給出了細(xì)節(jié)“5”處的自動(dòng)布線結(jié)果。第3層上的有源器件連線要求轉(zhuǎn)換到第1層。這里的過孔整齊排列在元件引腳上方，第1層走線先連到有源器件，然后再連到第1層的下拉電阻。
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圖6：用細(xì)節(jié)5拓?fù)洳季€的結(jié)果。

上述例子的結(jié)論是，17比特被詳細(xì)規(guī)劃成了4種不同的器件類型，代表了設(shè)計(jì)人員對(duì)層和路徑流向的意圖，這種意圖的獲取只需約30秒時(shí)間。接著就可以進(jìn)行高質(zhì)量的自動(dòng)布線，所需時(shí)間也就10秒左右。

通過提升從走線到拓?fù)湟?guī)劃的抽象等級(jí)，總的互連時(shí)間被極大地縮短了，而且在互連開始之前，設(shè)計(jì)人員對(duì)密度和完成設(shè)計(jì)的潛力有真正清晰的理解，比如為何將走線保持在設(shè)計(jì)的這個(gè)點(diǎn)上？為什么不繼續(xù)規(guī)劃并在后面增加走線？完整拓?fù)涞囊?guī)劃何時(shí)進(jìn)行？如果考慮上述例子，一個(gè)規(guī)劃的抽象就能與另一個(gè)規(guī)劃一起使用，而不是與具有許多線段和每個(gè)網(wǎng)絡(luò)上有許多過孔的17個(gè)單獨(dú)網(wǎng)絡(luò)一起使用，在考慮工程變更命令(ECO，Engineering Change Order)時(shí)這個(gè)概念尤其重要。

工程變更命令(ECO)

在下面這個(gè)例子中，FPGA的引腳輸出還沒有完善。設(shè)計(jì)工程師已經(jīng)將這個(gè)實(shí)際情況告知了PCB設(shè)計(jì)人員，但由于進(jìn)度方面的原因，他們需要在FPGA引腳輸出完善之前盡可能推進(jìn)設(shè)計(jì)的進(jìn)度。

在已知引腳輸出的情況下，PCB設(shè)計(jì)人員開始對(duì)FPGA進(jìn)行空間規(guī)劃，在設(shè)計(jì)人員完成規(guī)劃的同時(shí)還要考慮從其它器件引線到FPGA。本來IO被規(guī)劃在FPGA的右邊，但現(xiàn)在卻位于FPGA的左邊，造成引腳輸出與原始規(guī)劃完全不同。由于設(shè)計(jì)人員在更高層抽象工作，他們能通過刪除移動(dòng)FPGA周邊所有走線的開銷來適應(yīng)這些變化，代之以拓?fù)渎窂降男薷摹?/P>

然而，受影響的不只是FPGA；這些新的引腳輸出也會(huì)影響從相關(guān)器件出來的引線。為了適應(yīng)扁平封裝的引線進(jìn)入路徑，該路徑的末端也要移動(dòng)；否則將導(dǎo)致走線的雙絞扭曲，從而浪費(fèi)高密PCB上的寶貴空間。針對(duì)這些比特的扭絞需要給走線和過孔留出額外的空間，在設(shè)計(jì)最終階段這種要求可能無法得到滿足。如果進(jìn)度比較緊張，不可能對(duì)所有這些走線做出這樣的調(diào)整。關(guān)鍵是拓?fù)湟?guī)劃提供了更高層的抽象，因此實(shí)現(xiàn)這些ECO要容易得多。

遵循設(shè)計(jì)人員意圖設(shè)計(jì)的自動(dòng)布線算法所設(shè)置的質(zhì)量?jī)?yōu)先級(jí)要高于數(shù)量?jī)?yōu)先級(jí)。如果確定存在質(zhì)量問題，讓連接失效要?jiǎng)龠^產(chǎn)生一個(gè)質(zhì)量劣等的布線，這樣做是非常正確的，理由有兩個(gè)。首先，連接一個(gè)失效連接要比清除這種具有不良結(jié)果的走線和其它自動(dòng)布線操作的走線要容易一些。其次，設(shè)計(jì)人員的意圖得到了貫徹，并讓設(shè)計(jì)人員去決定連接的質(zhì)量。不過，只有當(dāng)失效走線的連接相對(duì)簡(jiǎn)單和局部化時(shí)，這些觀點(diǎn)才有用。

布線器無法百分之百地實(shí)現(xiàn)規(guī)劃連接就是一個(gè)很好的例子。此時(shí)不能犧牲質(zhì)量，而是允許一些規(guī)劃失敗，從而遺留一些未連接的走線。所有走線都通過拓?fù)湟?guī)劃做了布線，但不是都引到了元件引腳。這樣可確保給失效連接預(yù)留一定的空間，并提供一個(gè)相對(duì)容易連接的連線。

本文小結(jié)

拓?fù)湟?guī)劃是配合具有數(shù)字信號(hào)PCB設(shè)計(jì)流程的一種工具，設(shè)計(jì)工程師對(duì)該工具很容易上手，不過它也具有針對(duì)復(fù)雜規(guī)劃所考慮的特定空間、層和連接流功能。PCB設(shè)計(jì)人員可以在設(shè)計(jì)之初使用拓?fù)湟?guī)劃工具，也可以在設(shè)計(jì)工程師獲取到他們的IP后使用，具體取決于采用這個(gè)靈活工具的對(duì)象，以便最好地適應(yīng)他們的設(shè)計(jì)環(huán)境。

拓?fù)洳季€器只是簡(jiǎn)單地遵循設(shè)計(jì)人員的規(guī)劃或意圖來提供高質(zhì)量的布線結(jié)果。當(dāng)面對(duì)ECO時(shí)，拓?fù)湟?guī)劃要比單獨(dú)的連接操作起來迅捷得多，因此能使拓?fù)洳季€器更快地采納ECO，從而提供快速精確的結(jié)果。