消除信號反射的匹配方式介紹

　　在高速PCB設(shè)計(jì)中，信號的反射將給PCB的設(shè)計(jì)質(zhì)量帶來很大的負(fù)面影響，而要減輕反射信號的負(fù)面影響，有三種方式：

　　1)降低系統(tǒng)頻率從而加大信號的上升與下降時(shí)間，使信號在加到傳輸線上前，前一個(gè)信號的反射達(dá)到穩(wěn)定;

　　2)縮短PCB走線長度使反射在最短時(shí)間內(nèi)達(dá)到穩(wěn)定;

　　3)采用阻抗匹配方案消除反射;

　　在高速系統(tǒng)設(shè)計(jì)中，第1種是不可能的，而第2種也是不實(shí)際的，通常要縮短PCB布線長度，可能需要增加布線層數(shù)、增加過孔數(shù)，從而得不償失，那么第3種是最好的方法，常用的阻匹配方式有以下幾種：

　　1.源端串聯(lián)匹配

　　源端串聯(lián)匹配就是在輸出BUFFER上串接一個(gè)電阻，使BUFFER的輸出阻抗與傳輸線阻抗一致;此電阻在PCB設(shè)計(jì)時(shí)應(yīng)盡量靠近輸出BUFFER放置 ，常用的值為：33毆姆。

　　對于TTL或CMOS驅(qū)動，信號在邏輯高及低狀態(tài)時(shí)均具有不同的輸出阻抗，而一些負(fù)載器件可能具有不同的輸入輸出阻抗，不能簡單的得知，所以在使用串聯(lián)端接匹配時(shí)，在具有輸入輸出阻抗不一致的條件下，可能不是最佳的選擇;在布線終端上存在集總線型負(fù)載或單一元件時(shí)，串聯(lián)匹配是最佳的選擇;

　　串聯(lián)電阻的大小由下式?jīng)Q定：

　　R=ZO-R0 ZO--傳輸線阻抗 R0--BUFFER輸出阻抗

　　串聯(lián)匹配的優(yōu)點(diǎn)：提供較慢的上升時(shí)間，減少反系量，產(chǎn)生更小的EMI，從而降低過沖，增加信號的傳輸質(zhì)量;

　　串聯(lián)匹配的缺點(diǎn)：當(dāng)TTL/CMOS出現(xiàn)在同一網(wǎng)絡(luò)上時(shí)，在驅(qū)動分布負(fù)載時(shí)，通常不能使用串聯(lián)匹配方式。