集成電路布圖設(shè)計(jì)及設(shè)計(jì)的流程圖

集成電路布圖設(shè)計(jì)

是指集成電路中至少有一個(gè)是有源元件的兩個(gè)以上元件和部分或者全部互連線路的三維配置，或者為制造集成電路而準(zhǔn)備的上述三維配置。通俗地說，它就是確定用以制造集成電路的電子元件在一個(gè)傳導(dǎo)材料中的幾何圖形排列和連接的布局設(shè)計(jì)。

專利保護(hù)

集成電路布圖設(shè)計(jì)實(shí)質(zhì)上是一種圖形設(shè)計(jì)，但它并非是工業(yè)品外觀設(shè)計(jì)，不能適用專利法保護(hù)。因?yàn)椋瑥膶＠ǖ谋Ｗo(hù)對(duì)象來看，針對(duì)產(chǎn)品、方法或其改進(jìn)所提出的新的技術(shù)方案要求具有創(chuàng)造性、新穎性和實(shí)用性。這一點(diǎn)對(duì)集成電路布圖設(shè)計(jì)而言往往難以做到。從專利的的取得程序，專利申請(qǐng)審批的時(shí)間過長(zhǎng)，成本較高，不利于技術(shù)的推廣和應(yīng)用。

集成電路布圖設(shè)計(jì)雖然在形態(tài)上是一種圖形設(shè)計(jì)，但它既不是一定思想的表達(dá)形式，也不具備藝術(shù)性，因而不在作品之列，不能采用著作權(quán)法加以保護(hù)。而且集成電路布圖設(shè)計(jì)更新?lián)Q代較快，若用著作權(quán)法來保護(hù)布圖設(shè)計(jì)，則會(huì)因著作權(quán)的保護(hù)期過長(zhǎng)而不利于集成電路業(yè)的發(fā)展。

由于現(xiàn)有專利法、著作權(quán)法對(duì)集成電路布圖設(shè)計(jì)無法給予有效的保護(hù)，世界許多國(guó)家就通過單行立法，確認(rèn)布圖設(shè)計(jì)的專有權(quán)，即給予其他知識(shí)產(chǎn)權(quán)保護(hù)。美國(guó)是最先對(duì)布圖設(shè)計(jì)進(jìn)行立法保護(hù)的國(guó)家，隨后，日本、瑞典、英國(guó)、德國(guó)等國(guó)也相繼制訂了自己的布圖設(shè)計(jì)法。1989年5月，世界知識(shí)產(chǎn)權(quán)組織通過了《關(guān)于集成電路的知識(shí)產(chǎn)權(quán)條約》。此外，《知識(shí)產(chǎn)權(quán)協(xié)定》專節(jié)規(guī)定了集成電路布圖設(shè)計(jì)問題，其締約方按照上述公約的有關(guān)規(guī)定對(duì)布圖設(shè)計(jì)提供保護(hù)。

我國(guó)的集成電路布圖設(shè)計(jì)保護(hù)相對(duì)較晚。2001年3月28日國(guó)務(wù)院通過了《集成電路布圖設(shè)計(jì)保護(hù)條例》，于2001年10月1日生效。根據(jù)《集成電路布圖設(shè)計(jì)保護(hù)條例》，特制定《集成電路布圖設(shè)計(jì)保護(hù)條例實(shí)施細(xì)則》，自2001年10月1日起施行。根據(jù)《中華人民共和國(guó)集成電路科設(shè)計(jì)保護(hù)條例》，制定《集成電路布圖設(shè)計(jì)行政執(zhí)法辦法》，自2001年11月28日起實(shí)行。

集成電路設(shè)計(jì)的流程圖

集成電路設(shè)計(jì)的流程一般先要進(jìn)行軟硬件劃分，將設(shè)計(jì)基本分為兩部分：芯片硬件設(shè)計(jì)和軟件協(xié)同設(shè)計(jì)。

芯片硬件設(shè)計(jì)包括：

1.功能設(shè)計(jì)階段。

設(shè)計(jì)人員產(chǎn)品的應(yīng)用場(chǎng)合，設(shè)定一些諸如功能、操作速度、接口規(guī)格、環(huán)

境溫度及消耗功率等規(guī)格，以做為將來電路設(shè)計(jì)時(shí)的依據(jù)。更可進(jìn)一步規(guī)劃軟

件模塊及硬件模塊該如何劃分，哪些功能該整合于SOC 內(nèi)，哪些功能可以設(shè)

計(jì)在電路板上。

2. 設(shè)計(jì)描述和行為級(jí)驗(yàn)證

功能設(shè)計(jì)完成后，可以依據(jù)功能將SOC 劃分為若干功能模塊，并決定實(shí)現(xiàn)這些功能將要使用的IP 核。此階段間接影響了SOC 內(nèi)部的架構(gòu)及各模塊間互動(dòng)的訊號(hào)，及未來產(chǎn)品的可靠性。決定模塊之后，可以用VHDL 或Verilog 等硬件描述語言實(shí)現(xiàn)各模塊的設(shè)計(jì)。接著，利用VHDL 或Verilog 的電路仿真器，對(duì)設(shè)計(jì)進(jìn)行功能驗(yàn)證（functionsimulation，或行為驗(yàn)證 behavioral simulation）。注意，這種功能仿真沒有考慮電路實(shí)際的延遲，也無法獲得精確的結(jié)果。

3.邏輯綜合

確定設(shè)計(jì)描述正確后，可以使用邏輯綜合工具（synthesizer）進(jìn)行綜合。

綜合過程中，需要選擇適當(dāng)?shù)倪壿嬈骷欤?a href="http://www.ttokpm.com/tags/Cirrus logic/" target="_blank">logic cell library），作為合成邏輯

電路時(shí)的參考依據(jù)。

硬件語言設(shè)計(jì)描述文件的編寫風(fēng)格是決定綜合工具執(zhí)行效率的一個(gè)重要

因素。事實(shí)上，綜合工具支持的HDL 語法均是有限的，一些過于抽象的語法

只適于作為系統(tǒng)評(píng)估時(shí)的仿真模型，而不能被綜合工具接受。

邏輯綜合得到門級(jí)網(wǎng)表。

4.門級(jí)驗(yàn)證（Gate-Level Netlist Verification）

門級(jí)功能驗(yàn)證是寄存器傳輸級(jí)驗(yàn)證。主要的工作是要確認(rèn)經(jīng)綜合后的電路是否符合功能需求，該工作一般利用門電路級(jí)驗(yàn)證工具完成。注意，此階段仿真需要考慮門電路的延遲。

5.布局和布線

布局指將設(shè)計(jì)好的功能模塊合理地安排在芯片上，規(guī)劃好它們的位置。布線則指完成各模塊之間互連的連線。注意，各模塊之間的連線通常比較長(zhǎng)，因此，產(chǎn)生的延遲會(huì)嚴(yán)重影響SOC的性能，尤其在0.25 微米制程以上，這種現(xiàn)象更為顯著。 目前，這一個(gè)行業(yè)仍然是中國(guó)的空缺，開設(shè)集成電路設(shè)計(jì)與集成系統(tǒng)專業(yè)的大學(xué)還比較少，其中師資較好的學(xué)校有 上海交通大學(xué)，哈爾濱工業(yè)大學(xué)，哈爾濱理工大學(xué)，東南大學(xué)，西安電子科技大學(xué)，電子科技大學(xué)，復(fù)旦大學(xué)，華東師范大學(xué)等。這個(gè)領(lǐng)域已經(jīng)逐漸飽和，越來越有趨勢(shì)走上當(dāng)年軟件行業(yè)的道路。

設(shè)計(jì)過程

1.電路設(shè)計(jì)

依據(jù)電路功能完成電路的設(shè)計(jì)。

2.前仿真

電路功能的仿真，包括功耗，電流，電壓，溫度，壓擺幅，輸入輸出特性等參數(shù)的仿真。

3.版圖設(shè)計(jì)（Layout）

依據(jù)所設(shè)計(jì)的電路畫版圖。一般使用Cadence軟件。

4.后仿真

對(duì)所畫的版圖進(jìn)行仿真，并與前仿真比較，若達(dá)不到要求需修改或重新設(shè)計(jì)版圖。

5.后續(xù)處理

將版圖文件生成GDSII文件交予Foundry流片。