混合信號(hào)電路板有什么設(shè)計(jì)的準(zhǔn)則

模擬電路的工作依賴連續(xù)變化的電流和電壓。數(shù)字電路的工作依賴在接收端根據(jù)預(yù)先定義的電壓電平或門限對(duì)高電平或低電平的檢測(cè)，它相當(dāng)于判斷邏輯狀態(tài)的“真”或“假”。在數(shù)字電路的高電平和低電平之間，存在“灰色”區(qū)域，在此區(qū)域數(shù)字電路有時(shí)表現(xiàn)出模擬效應(yīng)，例如當(dāng)從低電平向高電平（狀態(tài)）跳變時(shí)，如果數(shù)字信號(hào)跳變的速度足夠快，則將產(chǎn)生過(guò)沖和回鈴反射現(xiàn)象。

對(duì)于現(xiàn)代板極設(shè)計(jì)來(lái)說(shuō)，混合信號(hào)PCB的概念比較模糊，這是因?yàn)榧词乖诩兇獾摹皵?shù)字”器件中，仍然存在模擬電路和模擬效應(yīng)。因此，在設(shè)計(jì)初期，為了可靠實(shí)現(xiàn)嚴(yán)格的時(shí)序分配，必須對(duì)模擬效應(yīng)進(jìn)行仿真。實(shí)際上，除了通信產(chǎn)品必須具備無(wú)故障持續(xù)工作數(shù)年的可靠性之外，大量生產(chǎn)的低成本/高性能消費(fèi)類產(chǎn)品中特別需要對(duì)模擬效應(yīng)進(jìn)行仿真。

現(xiàn)代混合信號(hào)PCB設(shè)計(jì)的另一個(gè)難點(diǎn)是不同數(shù)字邏輯的器件越來(lái)越多，比如GTL、LVTTL、LVCMOS及LVDS邏輯，每種邏輯電路的邏輯門限和電壓擺幅都不同，但是，這些不同邏輯門限和電壓擺幅的電路必須共同設(shè)計(jì)在一塊PCB上。在此，通過(guò)透徹分析高密度、高性能、混合信號(hào)PCB的布局和布線設(shè)計(jì)，你可以掌握成功策略和技術(shù)。

混合信號(hào)電路布線基礎(chǔ)

當(dāng)數(shù)字和模擬電路在同一塊板卡上共享相同的元件時(shí)，電路的布局及布線必須講究方法。

在混合信號(hào)PCB設(shè)計(jì)中，對(duì)電源走線有特別的要求并且要求模擬噪聲和數(shù)字電路噪聲相互隔離以避免噪聲耦合，這樣一來(lái)布局和布線的復(fù)雜性就增加了。對(duì)電源傳輸線的特殊需求以及隔離模擬和數(shù)字電路之間噪聲耦合的要求，使混合信號(hào)PCB的布局和布線的復(fù)雜性進(jìn)一步增加。

如果將A/D轉(zhuǎn)換器中模擬放大器的電源和A/D轉(zhuǎn)換器的數(shù)字電源接在一起，則很有可能造成模擬部分和數(shù)字部分電路的相互影響?；蛟S，由于輸入/輸出連接器位置的緣故，布局方案必須把數(shù)字和模擬電路的布線混合在一起。

在布局和布線之前，工程師要弄清楚布局和布線方案的基本弱點(diǎn)。即使存在虛假判斷，大部分工程師傾向利用布局和布線信息來(lái)識(shí)別潛在的電氣影響。

現(xiàn)代混合信號(hào)PCB的布局和布線

下面將通過(guò)OC48接口卡的設(shè)計(jì)來(lái)闡述混合信號(hào)PCB布局和布線的技術(shù)。OC48代表光載波標(biāo)準(zhǔn)48，基本上面向2.5Gb串行光通訊，它是現(xiàn)代通訊設(shè)備中高容量光通訊標(biāo)準(zhǔn)的一種。OC48接口卡包含若干典型混合信號(hào)PCB的布局和布線問(wèn)題，其布局和布線過(guò)程將指明解決混合信號(hào)PCB布局方案的順序和步驟。

OC48卡包含一個(gè)實(shí)現(xiàn)光信號(hào)和模擬電信號(hào)雙向轉(zhuǎn)換的光收發(fā)器。模擬信號(hào)輸入或輸出數(shù)字信號(hào)處理器，DSP將這些模擬信號(hào)轉(zhuǎn)換為數(shù)字邏輯電平，從而可與微處理器、可編程門陣列以及在OC48卡上的DSP和微處理器的系統(tǒng)接口電路相連接。獨(dú)立的鎖相環(huán)、電源濾波器和本地參考電壓源也集成在一起。

其中，微處理器是一個(gè)多電源器件，主電源為2V，3.3V的I/O信號(hào)電源由板上其他數(shù)字器件共享。獨(dú)立數(shù)字時(shí)鐘源為OC48I/O、微處理器和系統(tǒng)I/O提供時(shí)鐘。

經(jīng)過(guò)檢查不同功能電路塊的布局和布線要求，初步建議采用12層板，如圖3所示。微帶和帶狀線層的配置可以安全地減少鄰近走線層的耦合并改善阻抗控制。第一層和第二層之間設(shè)置接地層，將把敏感的模擬參考源、CPU核和PLL濾波器電源的布線與在第一層的微處理器和DSP器件相隔離。電源和接地層總是成對(duì)出現(xiàn)的，與OC48卡上為共享3.3V電源層所做的一樣。這樣將降低電源和地之間的阻抗，從而減少電源信號(hào)上的噪聲。

要避免在鄰近電源層的地方走數(shù)字時(shí)鐘線和高頻模擬信號(hào)線，否則，電源信號(hào)的噪聲將耦合到敏感的模擬信號(hào)之中。

要根據(jù)數(shù)字信號(hào)布線的需要，仔細(xì)考慮利用電源和模擬接地層的開(kāi)口（split），特別是在混合信號(hào)器件的輸入和輸出端。在鄰近信號(hào)層穿過(guò)一開(kāi)口走線會(huì)造成阻抗不連續(xù)和不良的傳輸線回路。這些都會(huì)造成信號(hào)質(zhì)量、時(shí)序和EMI問(wèn)題。

有時(shí)增加若干接地層，或在一個(gè)器件下面為本地電源層或接地層使用若干外圍層，就可以取消開(kāi)口并避免出現(xiàn)上述問(wèn)題，在OC48接口卡上就采用了多個(gè)接地層。保持開(kāi)口層和布線層位置的層疊對(duì)稱可以避免卡變形并簡(jiǎn)化制作過(guò)程。由于1盎司覆銅板耐大電流的能力強(qiáng)，3.3V電源層和對(duì)應(yīng)的接地層要采用1盎司覆銅板，其它層可以采用0.5盎司覆銅板，這樣，可以降低暫態(tài)高電流或尖峰期間引起的電壓波動(dòng)。

如果你從接地層往上設(shè)計(jì)一個(gè)復(fù)雜的系統(tǒng)，應(yīng)采用0.093英寸和0.100英寸厚度的卡以支撐布線層及接地隔離層?？ǖ暮穸冗€必須根據(jù)過(guò)孔焊盤和孔的布線特征尺寸調(diào)整，以便使鉆孔直徑與成品卡厚度的寬高比不超過(guò)制造商提供的金屬化孔的寬高比。

如果要用最少的布線層數(shù)設(shè)計(jì)一個(gè)低成本、高產(chǎn)量的商業(yè)產(chǎn)品，則在布局或布線之前，要仔細(xì)考慮混合信號(hào)PCB上所有特殊電源的布線細(xì)節(jié)。在開(kāi)始布局和布線之前，要讓目標(biāo)制造商復(fù)查初步的分層方案?；旧弦鶕?jù)成品的厚度、層數(shù)、銅的重量、阻抗（帶容差）和最小的過(guò)孔焊盤和孔的尺寸來(lái)分層，制造商應(yīng)該書(shū)面提供分層建議。

建議中要包含所有受控阻抗帶狀線和微帶線的配置實(shí)例。要將你對(duì)阻抗的預(yù)測(cè)與制造商對(duì)阻抗的結(jié)合起來(lái)考慮，然后，利用這些阻抗預(yù)測(cè)可以驗(yàn)證用于開(kāi)發(fā)CAD布線規(guī)則的仿真工具中的信號(hào)布線特性。