利用串行RapidIO交換機(jī)設(shè)計(jì)模塊化無(wú)線基礎(chǔ)系統(tǒng)

利用串行RapidIO交換機(jī)設(shè)計(jì)模塊化無(wú)線基礎(chǔ)系統(tǒng)

?無(wú)線服務(wù)提供商期望引進(jìn)的無(wú)線基礎(chǔ)系統(tǒng)具有更高的性能以及更低的成本，這將推動(dòng)對(duì)標(biāo)準(zhǔn)的或現(xiàn)成元件不斷提高的要求，同時(shí)力求使這些器件在系統(tǒng)生命周期的最初時(shí)期就具有盡可能高的性能。開(kāi)放標(biāo)準(zhǔn)，特別是串行RapidIO為開(kāi)發(fā)者提供了合適的工具，可滿足由ATCA、GbE和PCI Express等其它標(biāo)準(zhǔn)作為補(bǔ)充，由硬件和軟件解決方案組成的廣泛的生態(tài)系統(tǒng)需求。

本文將討論串行RapidIO交換機(jī)結(jié)構(gòu)，特別是新型IDT預(yù)處理交換(PPS)在支持DSP、FPGA或ASIC等關(guān)鍵元件在無(wú)線基礎(chǔ)設(shè)施解決方案的開(kāi)發(fā)方面的優(yōu)勢(shì)。這可以通過(guò)一個(gè)針對(duì)未來(lái)基帶卡(baseband card)的理想架構(gòu)來(lái)展示，基帶卡是無(wú)線設(shè)備供應(yīng)商試圖改善性能并降低成本的關(guān)鍵部分之一。我們將詳細(xì)討論這個(gè)關(guān)鍵系統(tǒng)，以及與這些新系統(tǒng)有關(guān)的板卡級(jí)問(wèn)題，并為設(shè)計(jì)者提出利用集中式基帶交換機(jī)(baseband switch)的并行功能來(lái)獲得最高性能效率的建議。

基站收發(fā)信臺(tái)架構(gòu)

圖1顯示了一個(gè)近乎理想的基站收發(fā)信臺(tái)(BTS)架構(gòu)，可支持串行RapidIO互連，提供一個(gè)可支持CPU、DSP、FPGA或ASIC的結(jié)構(gòu)。在這種類型的架構(gòu)中，設(shè)計(jì)者在各種處理端點(diǎn)(endpoint)之間分配主要應(yīng)用任務(wù)的功能劃分方面有廣泛的靈活性。該架構(gòu)也易于支持?jǐn)U展，有助于滿足具體應(yīng)用根據(jù)性能和成本要求對(duì)端點(diǎn)數(shù)量的增減處理。

基帶交換機(jī)是基帶卡的核心。它可以把DSP與基帶處理器連接起來(lái)，例如用于CDMA系統(tǒng)的碼片率處理器(CRP)。如果DSP可以進(jìn)行碼片率處理等，就可以簡(jiǎn)化FPGA或ASIC，甚至在某些情況下就可以不再使用。

此時(shí)，它也可以獲得串行RapidIO帶給應(yīng)用固有的元件級(jí)和板卡級(jí)互連的好處。無(wú)線基站里的DSP刀片需要高度簡(jiǎn)化和高速互連，來(lái)進(jìn)行數(shù)據(jù)傳輸和協(xié)議管理。這些計(jì)算密集的嵌入式應(yīng)用需要系統(tǒng)在信號(hào)處理器和緊密連接的DSP陣列之間快速移動(dòng)數(shù)據(jù)，開(kāi)放標(biāo)準(zhǔn)串行RapidIO規(guī)范專門可滿足高性能嵌入式系統(tǒng)的需求。

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?傳統(tǒng)上，基帶卡都是使用外部存儲(chǔ)器接口等簡(jiǎn)單接口在芯片之間進(jìn)行數(shù)據(jù)或采樣(sample)的傳輸。這種方法對(duì)軟件的要求很高，因?yàn)樗且环N“拉”式接口，其雙向特性會(huì)使帶寬利用率降低到25%。

為了確保基帶卡可以擴(kuò)展到更高速度，設(shè)計(jì)者需要一種新的串行接口。這種串行接口必須比存儲(chǔ)器接口更智能。同時(shí)，它也必須具有初始化和與多處理模塊通信的能力。該功能需要基帶卡上有可自動(dòng)識(shí)別和初始化的器件，以及使這些器件可以靈活通信的協(xié)議。該協(xié)議必須支持確認(rèn)的和非確認(rèn)的推拉式通信和帶內(nèi)中斷，以便訪問(wèn)軟件。開(kāi)發(fā)基帶算法軟件本身就是一個(gè)挑戰(zhàn)性的工作。理想的協(xié)議將使軟件程序員不必再重復(fù)開(kāi)發(fā)一個(gè)通信協(xié)議。

如上所述，串行RapidIO是專為滿足這些需求而量身定制的，Altera、飛思卡爾、IDT、TI和賽靈思等公司都已提供了各種集成電路。串行RapidIO也可為圖1中描述的基帶架構(gòu)的開(kāi)發(fā)提供支持。

串行RapidIO標(biāo)準(zhǔn)補(bǔ)充了開(kāi)放式基站架構(gòu)發(fā)起組織(OBSAI)、通用公共無(wú)線電接口(CPRI)和先進(jìn)電信計(jì)算架構(gòu)(ATCA)帶給機(jī)箱和系統(tǒng)級(jí)的模塊化優(yōu)勢(shì)，這是通過(guò)將這些優(yōu)勢(shì)擴(kuò)展到板卡和元件級(jí)實(shí)現(xiàn)的。OBSAI和CPRI都沒(méi)有規(guī)定基站設(shè)計(jì)中的線卡接口。

此外，串行RapidIO對(duì)DSP集群高度靈活的支持使設(shè)計(jì)者可以具有成本效益的方式開(kāi)發(fā)極其靈活和可擴(kuò)展的架構(gòu)，這種方式在初期不能被簡(jiǎn)單地復(fù)制，是一種基于FPGA或ASIC的設(shè)計(jì)。例如，基站設(shè)計(jì)者可采用串行RapidIO為宏蜂窩應(yīng)用開(kāi)發(fā)一個(gè)DSP密集的系統(tǒng)，實(shí)現(xiàn)新技術(shù)的快速應(yīng)用，以支持更大的區(qū)域覆蓋。然后重復(fù)利用原來(lái)設(shè)計(jì)中的絕大部分，用于微蜂窩或微微蜂窩環(huán)境的小規(guī)模解決方案，這樣就可以具有成本效益的方式滿足預(yù)期的飽和度及密度。

最重要的是，串行RapidIO可通過(guò)集成控制和數(shù)據(jù)流量，將簡(jiǎn)單而耗時(shí)的任務(wù)從處理器卸載，以及區(qū)分高低優(yōu)先級(jí)數(shù)據(jù)流量來(lái)簡(jiǎn)化處理器之間的通信。

回到圖1的架構(gòu)，基帶交換機(jī)也可通過(guò)CPRI/OBSAI或使用專用接口(基于LVDS)連接射頻卡，該接口通?？芍С指咚俨蓸恿髁俊Ｋ俾士筛哌_(dá)3,072Mbps(CPRI定義)，且該系統(tǒng)可支持多種形式的類似鏈路，通常每個(gè)射頻卡可對(duì)應(yīng)一個(gè)鏈路。

在上行鏈路端，來(lái)自射頻卡的采樣被分發(fā)到處理模塊中。對(duì)于基于CDMA的系統(tǒng)，這些采樣被傳輸?shù)紺RP中。傳輸過(guò)程中，采樣也會(huì)根據(jù)處理器或算法的需求進(jìn)行格式化。本文后半部分將詳細(xì)介紹這種格式化。

一旦碼片率處理完成，多個(gè)CRP中出現(xiàn)的用戶通道就開(kāi)始進(jìn)行符號(hào)率處理(如前向糾錯(cuò)、語(yǔ)音處理等)。由于采樣被轉(zhuǎn)換成位，而且CDMA的去擴(kuò)頻功能已經(jīng)完成，該功能需要的帶寬更低。此時(shí)，這個(gè)“符號(hào)”信息需要從CRP轉(zhuǎn)換到DSP。當(dāng)DSP完成符號(hào)率處理后，信息包必須轉(zhuǎn)換成傳輸模塊轉(zhuǎn)交給網(wǎng)絡(luò)的上層。這兩種交換操作均由基帶交換機(jī)執(zhí)行。

基帶架構(gòu)優(yōu)勢(shì)

正如前面提到的，圖1中描述的架構(gòu)具有極高的靈活性和可擴(kuò)展性，在這種架構(gòu)中，設(shè)計(jì)者在分配各種處理端點(diǎn)之間的主要應(yīng)用任務(wù)功能劃分方面有廣泛的靈活性。由于架構(gòu)已經(jīng)不再與運(yùn)算密切相關(guān)，流量和處理能力可在運(yùn)行時(shí)間內(nèi)從一個(gè)器件轉(zhuǎn)移到另外一個(gè)器件。該架構(gòu)也具有可擴(kuò)展性，有助于滿足具體應(yīng)用在性能和成本方面所需的端點(diǎn)數(shù)量增減。例如，可以輕易改變DRP和DSP的數(shù)量，以實(shí)現(xiàn)相同的設(shè)計(jì)可以匹配到從微微蜂窩到大型基站的設(shè)計(jì)要求。

包括IDT公司在內(nèi)的多家供應(yīng)商都可提供交換機(jī)解決方案執(zhí)行這種基于結(jié)構(gòu)(fabric-based)的架構(gòu)。最近推出的IDT PPS為該應(yīng)用帶來(lái)了數(shù)據(jù)分配和DSP加速的組合方案。PPS不僅可作為交換機(jī)連接各種串行RapidIO端點(diǎn)，也可為集群(cluster)中DSP重復(fù)格式化需求提供數(shù)據(jù)處理能力，這種格式化需求可占用關(guān)鍵的帶寬。

不同的器件和算法以不同的采樣和符號(hào)長(zhǎng)度進(jìn)行工作。例如，CPRI可把采樣長(zhǎng)度定義為8至40位。處理器一般以8、16或32位的采樣長(zhǎng)度工作。不同的算法要求采樣具有特定的順序(I-Q一起或分開(kāi)、過(guò)采樣與常規(guī)采樣一起或分開(kāi)，以及其它組合)，因此，這些數(shù)據(jù)格式化操作需要在CRP和DSP中執(zhí)行。根據(jù)選擇的DSP和CRP的不同，系統(tǒng)設(shè)計(jì)者應(yīng)該意識(shí)到這些操作可以有多種組合，處理器可能需要花很多周期進(jìn)行這些操作。PPS可把這些操作集中到交換機(jī)中，以減少處理器負(fù)擔(dān)。通過(guò)把加法/同步模塊與交換機(jī)集成到一起，對(duì)齊多個(gè)CRP中的信息包，累加到下行鏈路中，以帶來(lái)更多的價(jià)值。普通的串行RapidIO交換機(jī)一般需要累加器(summer)和同步器件(synchronizer)的支持，這增加了設(shè)計(jì)的元件數(shù)量和復(fù)雜性。

增強(qiáng)的交換功能使基帶架構(gòu)受益

PPS不僅是一個(gè)協(xié)議交換機(jī)，而且是專為支持基帶應(yīng)用中的FPGA或DSP集群而優(yōu)化的，它為基帶卡集成了大量獨(dú)一無(wú)二的其它功能。因此，如果交換機(jī)架構(gòu)允許的話，PPS可更有效地使系統(tǒng)在基帶交換機(jī)中執(zhí)行表1中所示的功能。

表1：系統(tǒng)在基帶交換機(jī)中執(zhí)行的功能。

為了評(píng)估把這些功能集成到交換機(jī)操作的好處，首先必須確定通過(guò)一個(gè)如基帶交換機(jī)的集中器件，與如DSP的處理器，或者如FPGA或ASIC的端點(diǎn)相比，執(zhí)行上述操作可節(jié)省百分之多少的處理周期。

假設(shè)所有的碼片率和符號(hào)率處理功能都可以在一個(gè)或更多1GHz的DSP中實(shí)現(xiàn)，那么每個(gè)功能都是一個(gè)WCDMA功能的實(shí)例。每個(gè)卸載數(shù)據(jù)都包括前一個(gè)功能，例如27.5%的采樣順序變化就包括采樣符號(hào)擴(kuò)展。假設(shè)每個(gè)采樣上的每次功能執(zhí)行有1~2個(gè)周期的延遲，12個(gè)天線通道，兩倍過(guò)采樣率的3.84Mcps(百萬(wàn)樣片每秒)WCDMA系統(tǒng)。

一次采樣的每個(gè)功能延遲1~2個(gè)周期是比較樂(lè)觀的情況，假設(shè)每個(gè)采樣都是在一級(jí)存儲(chǔ)器或寄存器中進(jìn)行存取。實(shí)際的情況是，采樣是存儲(chǔ)在更大的二級(jí)存儲(chǔ)器中，第一次采樣的存儲(chǔ)器的存取延遲增加到9~10個(gè)周期(1GHz DSP)，而且每個(gè)后來(lái)的采樣需要兩個(gè)周期。在最差的情況下，糟糕的軟件存儲(chǔ)器管理可以迫使每次采樣花8~9個(gè)周期來(lái)讀取二級(jí)存儲(chǔ)器。在極端情況下，由于所有資源都被用于數(shù)據(jù)格式化了，DSP可能無(wú)法用于其它目的。

本文小結(jié)

對(duì)于設(shè)計(jì)者來(lái)說(shuō)，構(gòu)建下一代基帶卡和基于連接了多個(gè)DSP、FPGA和ASIC的串行RapidIO接口的結(jié)構(gòu)型架構(gòu)具有許多優(yōu)勢(shì)。由于采用現(xiàn)成的元件，這種架構(gòu)可降低開(kāi)發(fā)和部署成本，同時(shí)可確保滿足廣泛應(yīng)用和市場(chǎng)條件所需的靈活性和可擴(kuò)展性。它可以簡(jiǎn)化設(shè)計(jì)，并可最大限度地降低增加其它功能和系統(tǒng)升級(jí)的成本，還可以大大簡(jiǎn)化軟件開(kāi)發(fā)而不增加延遲。通過(guò)在信息包和采樣處理等集中的串行RapidIO交換機(jī)中采用并行功能，設(shè)計(jì)者可提高處理效率，并可在降低成本的同時(shí)增加性能。