5年內(nèi)進(jìn)入3納米，臺積電真能做到嗎？

　　***地區(qū)科技部長陳良基9日表示，半導(dǎo)體為產(chǎn)業(yè)競爭力核心，臺積電10納米制程已進(jìn)入量產(chǎn)，2年后將進(jìn)入7納米，不到5年將進(jìn)入3納米、2納米，屆時(shí)將面臨物理極限，必須要透過基礎(chǔ)研究突破。

　　陳良基在行政院新首長上任聯(lián)合記者會上表示，上任后將推動(dòng)3件工作，第一支援學(xué)術(shù)研究；第二提振與推動(dòng)產(chǎn)業(yè)技術(shù)創(chuàng)新，將相關(guān)技術(shù)透過研究轉(zhuǎn)化成產(chǎn)業(yè)產(chǎn)品；第三建置國內(nèi)相關(guān)科技研究環(huán)境，支持及維運(yùn)科學(xué)園區(qū)發(fā)展。

　　他強(qiáng)調(diào)，負(fù)責(zé)科研獎(jiǎng)助的科技部并非冷門單位，他所提供的研究是與民眾未來切身相關(guān)的產(chǎn)品，例如目前手機(jī)上的虛擬實(shí)境與未來的人工智慧技術(shù)。

　　科技研究對***非常重要，陳良基說，他對自己立下使命標(biāo)竿，期持續(xù)以科技研究創(chuàng)造***的價(jià)值，也期盼于任內(nèi)首先要連結(jié)學(xué)界研發(fā)成果與科技業(yè)界緊密結(jié)合，持續(xù)打底基礎(chǔ)研究。

　　以臺積電為例，10納米制程已進(jìn)入量產(chǎn)，2年后將進(jìn)入7納米，不到5年將進(jìn)入3納米、2納米，屆時(shí)將面臨物理極限，須透過基礎(chǔ)研究突破。除半導(dǎo)體外，其他業(yè)界也需要基礎(chǔ)研究支撐，科技部未來將結(jié)合學(xué)術(shù)界、產(chǎn)業(yè)界，共同推動(dòng)產(chǎn)學(xué)聯(lián)盟，期每年組成5－10個(gè)產(chǎn)學(xué)聯(lián)盟。

　　臺積電百人團(tuán)隊(duì)投入3nm

　　去年下半年，臺積電共同CEO劉德音首次透露了3nm制程的進(jìn)度，他表示，目前組織了300~400人的團(tuán)隊(duì)研發(fā)中。根據(jù)規(guī)劃， 臺積電的10nm、7nm都會用上EUV極紫外光刻技術(shù)，更遙遠(yuǎn)的5nm也會如此，而且還會加入新的多重電子束技術(shù)（multipe e-beam）。

　　這兩年業(yè)界在進(jìn)入FinFET時(shí)代之后速度有所放慢，Intel的14nm制程延期一兩年，直接導(dǎo)致他們放棄了Tick-Tock戰(zhàn)略。Intel最初對制程進(jìn)展的時(shí)間表還很樂觀，上面這張前幾年的路線圖中，10nm制程預(yù)計(jì)在2015年之后量產(chǎn)，但實(shí)際上是在明年下半年，延期了差不多2年，后面的7nm制程尚未公布具體量產(chǎn)時(shí)間，5nm等制程就更不用說了。因?yàn)榫臀锢碓矶裕?納米的晶體管堪稱物理極限，一旦晶體管的大小低于這一數(shù)字，晶體管之間就會產(chǎn)生所謂“量子隧穿”效應(yīng)，使數(shù)據(jù)的交換紊亂，為芯片制造帶來巨大挑戰(zhàn)。也體了現(xiàn)在臺積電深厚的技術(shù)底蘊(yùn)。今年年底量產(chǎn)的10nm工藝上臺積電就使用了EUV極紫外光刻技術(shù)，再往后的7nm、5nm也會采用這一技術(shù)，其中5nm還將使用多重電子束技術(shù)，以解決以上的物理難關(guān)。

　　目前的情況是，包括Intel、TSMC、三星在內(nèi)，他們的10nm制程早已研發(fā)完畢，已經(jīng)在準(zhǔn)備量產(chǎn)。下下代的7nm制程已經(jīng)在規(guī)劃中了，技術(shù)研發(fā)也差不多了，已經(jīng)準(zhǔn)備在明年開始流片。再具體一些，TSMC公司聯(lián)席CEO劉德音之前透露了該公司的制程路線圖——2017年Q1正式量產(chǎn)，7nm制程投產(chǎn)也在計(jì)劃中。

　　至于更先進(jìn)的5nm制程，目前還在積極規(guī)劃，而3nm制程也組建了300-400人的團(tuán)隊(duì)在攻關(guān)了。如果沒記錯(cuò)的話，這應(yīng)該是首次有半導(dǎo)體公司提到3nm制程進(jìn)展，此前見諸報(bào)導(dǎo)中最多提到5nm制程，3nm制程鮮有人提及——話說連廠商現(xiàn)在也不能保證3nm制程到底何時(shí)推出吧，從5nm進(jìn)展來看，小編估計(jì)至少是2025-2030年的事了。

　　技術(shù)面臨的挑戰(zhàn)

　　但那么先進(jìn)的制程，會面臨多方面的挑戰(zhàn)，首先就是來自材料本身的極限。

　　產(chǎn)業(yè)顧問機(jī)構(gòu)IC Knowledge總裁Scotten Jones認(rèn)為，納米節(jié)點(diǎn)將在2019年開始在某些制程步驟采用EUV技術(shù)，或許仍得采用某種形式的FinFET晶體管；至于再往下到3.5納米節(jié)點(diǎn)，將會進(jìn)展至采用水平納米線（horizontal nanowire），而該節(jié)點(diǎn)應(yīng)該會是經(jīng)典半導(dǎo)體制程微縮的終點(diǎn)；其后2.5納米節(jié)點(diǎn)堆棧n型與p型納米線，可望在2025年將晶體管密度增加60~70 %。

　　而EUV光刻機(jī)也是一大障礙。

　　Globalfoundries技術(shù)長Gary Patton在2016年10月來臺與本地媒體分享該公司最新技術(shù)與策略方向時(shí)則表示，他預(yù)期EUV微影技術(shù)要到2019年才會邁入成熟，而Globalfoundries在該時(shí)間點(diǎn)之前就會量產(chǎn)的7納米制程應(yīng)該不會采用該技術(shù)。

　　市場研究機(jī)構(gòu)Semiconductor Advisors的分析師Robert Maire認(rèn)為：「EUV微影真正開始量產(chǎn)應(yīng)該是會在2020年；」他指出，臺積電（TSMC）已經(jīng)宣布了將在5納米節(jié)點(diǎn)采用EUV微影的計(jì)劃；而英特爾則可能會在7納米采用EUV微影，與臺積電的5納米節(jié)點(diǎn)量產(chǎn)時(shí)程相當(dāng)， 時(shí)程預(yù)計(jì)是在2019年。

　　Patton表示，人工智能、云端運(yùn)算、高速通訊等應(yīng)用，目前最尖端的3D晶體管FinFET制程是理想選擇，目前該技術(shù)進(jìn)入14納米節(jié)點(diǎn)量產(chǎn)、已經(jīng)成熟而且對高階應(yīng)用有價(jià)值；至于對運(yùn)算性能要求較低、也以較低功率運(yùn)作的各種嵌入式裝置，例如物聯(lián)網(wǎng)設(shè)備，其實(shí)就不一定要用到最尖端的FinFET制程，否則并不符合成本效益。

　　GlobalFoundries提供的其他技術(shù)選項(xiàng)是全空乏絕緣上覆硅（Fully depleted silicon-on-insulator，F(xiàn)D-SOI）制程；Patton指出，該公司準(zhǔn)備在2017年量產(chǎn)的22納米FD-SOI制程，在成本上與成熟的28納米平面晶體管制程相當(dāng)，但能達(dá)到類似FinFET制程的性能，而且功耗更低、 封裝尺寸更小，也更適合與RF組件的整合。

　　在封裝技術(shù)方面，Patton表示在過去一年來，Globalfoundries看到2.5D與3D芯片堆棧的客戶需求有大幅成長的趨勢；目前該公司可提供應(yīng)用于32~22納米深度溝槽式晶圓的「智能中介層」（interposer），具備去耦電容，能支持低功率應(yīng)用的芯片堆棧。

　　在芯片堆棧技術(shù)方面，***半導(dǎo)體產(chǎn)業(yè)協(xié)會（TSIA）理事長、鈺創(chuàng)科技董事長盧超群表示，過去15年來IC產(chǎn)業(yè)已經(jīng)達(dá)成了「類似以微觀建筑技術(shù)造高樓」的突破，發(fā)明3D甚至超越3D的異質(zhì)性晶粒排列或堆棧方法；再加上半導(dǎo)體廠商在晶圓級封裝技術(shù)（WLP）上的研發(fā)成果──例如臺積電的整合型扇出（Integrated Fan-out，Info）與整合型扇出-封裝內(nèi)建封裝技術(shù)（InFO-PoP）。

　　將IC制造與封測一體化，是工藝前進(jìn)的保證，也會是讓摩爾定律延續(xù)更長壽命的關(guān)鍵。