鰭式FET的來龍去脈詳解 - 全文

如果您一直在關(guān)注有關(guān)半導(dǎo)體工藝技術(shù)的最新消息，那么您或許已經(jīng)了解到全球最尖端代工廠將生產(chǎn)采用FinFET新型晶體管結(jié)構(gòu)作為基本芯片構(gòu)建塊的器件了。這些待產(chǎn)的芯片將采用統(tǒng)稱為16/14nm的工藝節(jié)點(diǎn)。不過您或許要問，F(xiàn)inFET到底是什么？與標(biāo)準(zhǔn)晶體管有什么不同？會(huì)帶來什么樣的優(yōu)勢和挑戰(zhàn)？

半導(dǎo)體制造技術(shù)的一項(xiàng)關(guān)鍵發(fā)明、當(dāng)今2，920億美元市值的半導(dǎo)體產(chǎn)業(yè)得以存在的一個(gè)關(guān)鍵因素就是Jean Hoerni于1950年代在飛兆半導(dǎo)體公司發(fā)明的平面工藝。平面工藝能實(shí)現(xiàn)更小型的晶體管，并將其安裝在各種不同電路中，或者將它們高效連接在一起嵌入在平行面板上，而不必像印刷電路板上的分離式組件一樣堆疊在一起。平面工藝實(shí)現(xiàn)了IC的極端小型化。隨著平面工藝的實(shí)施，半導(dǎo)體可以分層內(nèi)置或蝕刻在超純晶圓片上。圖1a顯示的平面晶體管（其實(shí)是一個(gè)復(fù)雜的開關(guān)）包括3個(gè)主要特性：源極、柵極和漏極，它蝕刻并分層放置在芯片的基片上。圖1b顯示的是FinFET，請注意這里的柵極在三側(cè)圍繞信道，而平面晶體管上的柵極僅覆蓋信道頂部。

源極是指電子進(jìn)入晶體管的地方。根據(jù)柵電壓，晶體管柵極在柵極下信道可以為開或關(guān)，類似于電燈開關(guān)的開啟和關(guān)閉。如果柵極允許信號通過信道，那么漏極會(huì)移動(dòng)電子到電路中的下一個(gè)晶體管。理想的晶體管在開啟時(shí)能允許大量電流通過，而關(guān)閉時(shí)則應(yīng)幾乎不讓任何電流通過，而且每秒會(huì)在開/關(guān)狀態(tài)間切換數(shù)十億次。切換速度是決定每個(gè)IC性能的基本參數(shù)。芯片設(shè)計(jì)公司將晶體管安排組織在各種電路中，再依次安排組織在功能模塊（如處理器、存儲(chǔ)器和邏輯塊）中。這樣，這些模塊也能安排組織起來構(gòu)成多種IC，實(shí)現(xiàn)多種神奇的電子設(shè)備功能，讓我們受益匪淺。

自1960年代以來，半導(dǎo)體產(chǎn)業(yè)推出了一系列芯片創(chuàng)新技術(shù)，創(chuàng)新步伐與摩爾定律同步，也就是說每隔兩年IC中的晶體管數(shù)量就會(huì)翻番。晶體管數(shù)量的翻番意味著今天的尖端IC包含數(shù)十億個(gè)與二十世紀(jì)60年代芯片尺寸大小相同的晶體管，但運(yùn)行速度呈指數(shù)級上升，功耗則呈指數(shù)級下降，電壓為1.2V乃至更低。今天，晶體管非常微小，有些甚至只有幾十個(gè)原子那么寬。

圖1 –2D傳統(tǒng)平面晶體管（a）和3DFinFET晶體管（b）的柵極位置不同

跟上摩爾定律的發(fā)展步伐

面對半導(dǎo)體的進(jìn)一步發(fā)展似乎受現(xiàn)實(shí)物理?xiàng)l件限制的情況，業(yè)界一直在努力跟上摩爾定律的發(fā)展步伐。過去10多年來，工藝技術(shù)專家努力確保平面晶體管的電子完整性。簡而言之，平面晶體管的源極、柵極和漏極都非常小，性能要求又極高，因此這些晶體管已經(jīng)不足以控制其中電子的流動(dòng)。電子可能會(huì)外泄，或者即便器件關(guān)閉也可能從漏極流出。

對手機(jī)等電池供電設(shè)備而言，這就意味著電池耗電速度加快，即便手機(jī)關(guān)機(jī)也會(huì)快速耗電。對AC供電設(shè)備而言（即使用墻上插頭供電的電器），這就意味著設(shè)備會(huì)浪費(fèi)電力，而且更容易發(fā)熱。如果熱量過高，又不采取制冷散熱措施，就會(huì)縮短產(chǎn)品的使用壽命，因?yàn)槁╇姇?huì)產(chǎn)生熱量，而熱量又會(huì)增加漏電。當(dāng)然，制冷也會(huì)對設(shè)備造成額外的成本。泄漏問題對130nm工藝節(jié)點(diǎn)的半導(dǎo)體是最顯而易見的。在這個(gè)泄漏問題極其嚴(yán)重的時(shí)代，微軟不得不因?yàn)檫^熱問題召回全球的Xbox 360。泄漏問題也是微處理器企業(yè)不得不采用效率較低的多核處理器、而不能使用速度更快但熱量高得多的單處理器架構(gòu)的原因之一。

在130nm工藝節(jié)點(diǎn)之后出現(xiàn)了一些減少熱量、全面改進(jìn)平面晶體管的技術(shù)，以繼續(xù)跟上摩爾定律的要求。在90nm工藝上，業(yè)界開始采用低介電常數(shù)絕緣體來改進(jìn)開關(guān)，而65nm和40nm節(jié)點(diǎn)則推出了強(qiáng)化硅（stressed silicon）等進(jìn)一步的技術(shù)改進(jìn)。在28nm工藝節(jié)點(diǎn)上，業(yè)界開始采用高介電層金屬閘。賽靈思采用臺積電的28nm HPL（高性能低功耗）工藝，實(shí)現(xiàn)了性能和功耗的理想結(jié)合，也使得賽靈思在這個(gè)工藝節(jié)點(diǎn)上領(lǐng)先競爭對手整整一代的水平。

由于高介電層金屬閘以及雙重曝光等一系列更精湛的制造步驟，平面晶體管工藝也適用于20nm工藝節(jié)點(diǎn)。20nm工藝節(jié)點(diǎn)在功耗和性能方面都具有顯著的優(yōu)勢，不過由于精湛的制造技術(shù)可以確保芯片的完整性，因此成本增加的并不多。

在很大程度上由于加州大學(xué)伯克利分校Chenming Hu教授按照DARPA合同開展的出色的研究工作的原因，20nm工藝技術(shù)可能是平面晶體管技術(shù)發(fā)展的最后高潮（至少在今天看來如此），因?yàn)楝F(xiàn)在業(yè)界正在向FinFET方向發(fā)展。

鰭式FET的來龍去脈

在今天的平面晶體管中，電流通過柵極下面的平面2D水平信道從源極向漏極流動(dòng)。柵電壓通過該信道來控制電流。晶體管尺寸隨每種新芯片工藝的推出而逐漸縮小，這使得平面晶體管在處于“關(guān)閉”狀態(tài)時(shí)無法完全阻止電流的流動(dòng)，導(dǎo)致出現(xiàn)漏電流和過熱現(xiàn)象。在FinFET MOSFET晶體管中，柵極可環(huán)繞三側(cè)信道，因此其靜電控制效果更佳，可有效阻止晶體管 “關(guān)閉”狀態(tài)下的電流。更出色的門控效果使設(shè)計(jì)人員可以增大電流和開關(guān)速度，進(jìn)而提高IC的性能。由于柵極可以環(huán)繞鰭式信道的三側(cè)信道，因此FinFET經(jīng)常被稱為3D晶體管（請不要與3D IC混淆，例如Virtex-7 2000T，這是由賽靈思首創(chuàng)的采用堆疊硅片技術(shù)的器件）。

在3D晶體管中（請見圖1b），三側(cè)信道都有柵極控制，而不僅僅是一側(cè)有（如傳統(tǒng)2D平面晶體管）（見圖1a）。通過更薄的FinFET，可以更好地控制信道，今后也可以采用全環(huán)柵結(jié)構(gòu)（gate-all-around structure），信道所有側(cè)面都被柵極包圍。

業(yè)界認(rèn)為16nm/14nmFinFET工藝相對于采用28nm工藝技術(shù)的器件而言用同樣的功耗可將性能提升50%。此外，采用FinFET的器件在性能相同情況下可降低50%的功耗。單位功耗性能優(yōu)勢加上容量的持續(xù)提升使得FinFET工藝對實(shí)現(xiàn)16nm、14nm以及更高的技術(shù)產(chǎn)品成為了可能。

就此而言，設(shè)計(jì)制造3D晶體管的成本和復(fù)雜性至少在短期內(nèi)會(huì)變得更高，而EDA公司則想方設(shè)法對這些采用新工藝的器件特性進(jìn)行適當(dāng)建模以及增加他們的工具和電流信號來滿足信號完整性、電遷移、寬量子化、高阻抗以及高電容的要求。這種復(fù)雜性使得設(shè)計(jì)ASIC和ASSP比以前風(fēng)險(xiǎn)更高、成本更大。

不過賽靈思可以使用戶不受生產(chǎn)細(xì)節(jié)的影響?？蛻艨蓮母叩膯挝还男阅芤约百愳`思領(lǐng)先競爭對手整整一代水平的設(shè)計(jì)流程中受益匪淺，從而可將采用最新UltraScale架構(gòu)的創(chuàng)新產(chǎn)品更快推向市場。