襯偏調制,襯偏調制是什么意思

襯偏調制,襯偏調制是什么意思

在一般情況下，我們都沒有考慮襯底電位對晶體管性能的影響，都是假設襯底和晶體管的源極相連，即VBS (Bulk-Source)=0的情況，而實際工作中，經常出現(xiàn)襯底和源極不相連的情況，此時，VBS不等于0。在晶體管的襯底與器件的源區(qū)形成反向偏置時，將對器件產生什么影響呢? 由基本的pn結理論可知，處于反偏的pn結的耗盡層將展寬。當襯底與源處于反偏時，襯底中的耗盡區(qū)變厚，使得耗盡層中的固定電荷數增加。由于柵電容兩邊電荷守衡，所以，在柵上電荷沒有改變的情況下，耗盡層電荷的增加，必然導致溝道中可動電荷的減少，從而導致導電水平下降。若要維持原有的導電水平，必須增加柵壓，即增加柵上的電荷數。對器件而言，襯底偏置電壓的存在，將使MOS晶體管的閾值電壓的數值提高。對NMOS，VTN更正，對PMOS，VTP更負，即閾值電壓的絕對值提高了。對處于動態(tài)工作的器件而言，當襯底接一固定電位時，襯偏電壓將隨著源節(jié)點電位的變化而變化，產生對器件溝道電流的調制，這稱為背柵調制，用背柵跨導gmB來定義這種調制作用的大小。

襯底調制的模擬與比較

模擬條件：源電壓保持0.05V，襯底電位分別設為0，-1，-2，-3V

開啟電壓隨襯底偏壓變化如表2所示。

從表2中可以得到：BULK和DSOI的襯底調制效應非常嚴重，M-DSOI相對DSOI和BULK襯底調制效應得到了較好的抑制。襯底調制效應的根本原因在于源漏區(qū)與襯底的電荷感應，M-DSOI更好地隔離了源漏區(qū)與襯底，從而減弱了襯底調制效應。