RTL,RTL是什么意思

RTL,RTL是什么意思

電阻晶體管邏輯電路

RTL電路-電阻晶體管邏輯電路。Resistances- Transistors Logic (Circuit). 由晶體管和串接在晶體管基極上的電阻組成以實(shí)現(xiàn)“或非”邏輯操作的單元門電路﹐簡稱RTL 電路。RTL電路的每一個(gè)邏輯輸入端，為了改善RTL邏輯電路的開關(guān)速度﹐在基極電阻上 再并接一個(gè)電容﹐就構(gòu)成了電阻-電容-晶體管邏輯電路(RCTL)。

RTL是Real Time Logistics的縮寫, 意為:實(shí)時(shí)物流，是順應(yīng)新經(jīng)濟(jì)變革的當(dāng)代物流理念，與現(xiàn)代物流理念區(qū)別在于，實(shí)時(shí)物流不僅關(guān)注物流系統(tǒng)成本，更關(guān)注整體商務(wù)系統(tǒng)的反應(yīng)速度與價(jià)值；不僅是簡單地追求生產(chǎn)、采購、營銷系統(tǒng)中的物流管理與執(zhí)行的協(xié)同與一體化運(yùn)作，更強(qiáng)調(diào)的是與企業(yè)商務(wù)系統(tǒng)的融合，形成以供應(yīng)鏈為核心的商務(wù)大系統(tǒng)中的物流反應(yīng)與執(zhí)行速度，使商流、信息流、物流、資金流四流合一，真正實(shí)現(xiàn)企業(yè)追求“實(shí)時(shí)”的理想目標(biāo)。
　　RTL在電子科學(xué)中指的是電阻晶體管邏輯電路。
　　在計(jì)算機(jī)科學(xué)中指的是real time language 即，實(shí)時(shí)語言。
　　Delphi的很多可用的特性都來自于它的“運(yùn)行時(shí)庫”，簡稱RTL。這是一個(gè)大型的函數(shù)集合，
　　程序員可以使用這些函數(shù)在Pascal代碼中執(zhí)行簡單的任務(wù)以及那些復(fù)雜的任務(wù)
　　C#語言表示RightToLeft 枚舉，指定一個(gè)值，它指示文本是否從右至左顯示，就像使用希伯來或阿拉伯字體時(shí)那樣。
　　在ContextMenu、MainMenu、ProgressBar、Regex 和 Control 中使用此枚舉。當(dāng)從 ContextMenu、MainMenu 和 ProgressBar 檢索 RightToLeft 屬性的值時(shí)，將獲取您賦給 RightToLeft 的值。相反，如果從 Control 派生自己的類，并將 Inherit 的值賦給 RightToLeft 屬性，返回的值將是父控件的 RightToLeft 屬性的設(shè)置。如果沒有父控件，它將返回一個(gè) No 值。否則，它將返回一個(gè) Yes 或 No 值，這取決于您給自己的派生類的 RightToLeft 屬性所賦的值。
　　RightToLeft 枚舉包含以下成員
　　名稱 說明
　　Inherit 文本的讀取方向從父控件繼承。
　　No 文本從左至右讀取。這是默認(rèn)選項(xiàng)。
　　Yes 文本從右到左讀取。
　　在EDA設(shè)計(jì)中RTL表示 寄存器傳輸級(jí)
　　RTL: Register Transfer Level
　　RTL級(jí)和門級(jí)簡單的區(qū)別在于，RTL是用硬件描述語言（Verilog 或VHDL）描述你想達(dá)到的功能，門級(jí)則是用具體的邏輯單元（依賴廠家的庫）來實(shí)現(xiàn)你的功能，門級(jí)最終可以在半導(dǎo)體廠加工成實(shí)際的硬件，一句話，RTL和門級(jí)是設(shè)計(jì)實(shí)現(xiàn)上的不同階段，RTL經(jīng)過邏輯綜合后，就得到門級(jí)。
　　RTL描述是可以表示為一個(gè)有限狀態(tài)機(jī),或是一個(gè)可以在一個(gè)預(yù)定的時(shí)鐘周期邊界上進(jìn)行寄存器傳輸?shù)母话愕臅r(shí)序狀態(tài)機(jī),通常VHDL/verilog兩種語言進(jìn)行描述
　　Dataflow models of combinational logic describe concurrent operations on signals ,usually in a synchronous machine ,where computations are initiated at the active edges of a clock and are completed in time to be stored in a register at the next active edge. Dataflow models of synchronous machines are also referred to as RTL models, because they describe register activity in a synchronous machine. RTL models are written for a specific architecture ---that is ,the registers,datapaths,machine operations and their schedule a known a prior.
　　--------from "Advanced Digital Design with the Verilog HDL" by Micheal D. Clietti