下一代晶體管王牌：何種技術(shù)領(lǐng)跑22nm時代？ - 全文

　　在22nm，或許是16nm節(jié)點，我們將需要全新的晶體管。而在這其中，爭論的焦點在于究竟該采用哪一種技術(shù)。這場比賽將關(guān)乎到晶體管的重新定義。在22/20nm邏輯制程的開發(fā)中，業(yè)界都爭先恐后地推出各種新的晶體管技術(shù)。英特爾三柵極（tri-gate）元件已取得重大進(jìn)展。許多研究人員也正努力推動FinFET元件的研究工作。而包括ARM在內(nèi)的多個主要的歐洲組織，以及美國的Globalfoundries則專注于研發(fā)完全耗盡型SOI （fully-depleted SOI， FDSOI）技術(shù)。不過，最近新創(chuàng)業(yè)者SuVolta和富士通也提出了另外一種嶄新的選擇。

　　晶體管設(shè)計會對所有下游的設(shè)計工作帶來深遠(yuǎn)影響──從制程設(shè)計到物理設(shè)計都包括在內(nèi)，其涵蓋領(lǐng)域甚至包含了邏輯設(shè)計師在功率和時序收斂方面的權(quán)衡。

　　問題在哪里？

　　為何制程工程師們痛下決心革新晶體管設(shè)計？最簡單的回答是短溝道效應(yīng)。不斷追逐摩爾定律（Moore‘s Law）的結(jié)果是MOSFET溝道長度不斷縮減。這種收縮提高了晶體管密度，以及其他的固定因素和開關(guān)速度等。但問題是，縮短這些溝道卻也帶來了諸多嚴(yán)重問題。針對這些問題，我們可以簡單地歸納為：當(dāng)漏極愈接近源極，柵極便愈來愈難以夾斷（pinch off）溝道電流（圖1）。這將導(dǎo)致亞閾值漏電流。

　　圖1：溝道上的柵極控制可消除短溝道效應(yīng)

　　自90nm節(jié)點以來，這場對抗漏電流的戰(zhàn)役已經(jīng)持續(xù)許久。向全high-k/金屬柵極（HKMG）的轉(zhuǎn)移，讓柵極能在不讓漏電流失控的情況下更好地控制溝道電流。但到了22nm節(jié)點，許多人認(rèn)為，平面MOSFET將輸?shù)暨@場戰(zhàn)役。目前還沒有辦法在足夠的性能條件下提供良好的漏電流控制。“HKMG解決了柵極漏電流，”一位專家表示。“現(xiàn)在，我們必須解決溝道漏電流了?！?br />

　　平面晶體管：又一次？

　　并非所有人都同意平面MOSFET將走入歷史。其中最主要的代表是臺積電，該公司2月起在20nm制程中采用平面晶體管。但此舉召來了許多強(qiáng)烈反對，包括來自Globalfoundries的警告。設(shè)計人員對短溝道平面MOSFET的所有缺點都已經(jīng)很熟悉了。看來，重新調(diào)整單元庫和硬IP模組還比較干脆。漏電流和閾值的變異或許會比在28nm時更糟，但設(shè)計師們現(xiàn)在有了更多可用工具，包括改進(jìn)過的電源管理、變異容錯電路，以及統(tǒng)計時序分析等，都可協(xié)助他們應(yīng)對這些問題。而當(dāng)把所有問題端上臺面時，代工廠必須知道，他們的主要客戶──FPGA供應(yīng)商、網(wǎng)絡(luò)IC巨擘，甚至包括ARM在內(nèi)，會提出什么樣的問題。

　　不過，仍有許多人持懷疑態(tài)度。“臺積電表示會在20nm節(jié)點使用替換性金屬柵極（replacement-metal-gate）平面制程，”Novellus公司副總裁Girish Dixit觀察道，“但這個決定可能已經(jīng)改變。HKMG可以控制漏電流，但平面晶體管仍然具有I-on/I-off特征缺陷?！比襞_積電的早期采用者發(fā)現(xiàn)自己因為平面晶體管而處于競爭劣勢，他們可能會逼迫這家代工巨擘改采FinFET半節(jié)點。而這種對峙態(tài)勢也可能出現(xiàn)在移動市場，在這個領(lǐng)域，ARM的無晶圓硅晶伙伴們將面臨來自英特爾采用最新22nm三柵極Atom處理器的競爭。

　　Fin的崛起

　　有關(guān)下一代晶體管的爭論已經(jīng)持續(xù)了10年之久，但英特爾在五月宣布的22nm三柵極制程象征著新晶體管技術(shù)的一大進(jìn)展。不過，英特爾的大動作或許是為了回應(yīng)ARM在移動領(lǐng)域的快速擴(kuò)張態(tài)勢，而非完全著重在原先對新晶體管技術(shù)的電路設(shè)計、大幅降低訊號雜訊的討論范疇之中。

　　英特爾三柵極元件是純粹而簡單的FinFET。業(yè)界專家們并不認(rèn)為英特爾試圖營造出顯著的差異化。業(yè)界已經(jīng)為新晶體管技術(shù)努力了10年之久，整個產(chǎn)業(yè)都致力解決短溝道效應(yīng)，除了英特爾，IMEC也在開發(fā)相同的技術(shù)?！斑@個產(chǎn)業(yè)中許多人都在開發(fā)FinFET技術(shù)，”一位制程專家表示?！安煌氖?，他們選擇了先行發(fā)布。”

　　事實上，包含F(xiàn)inFET在內(nèi)的所有下一代晶體管技術(shù)，都有一個共同的概念：全耗盡型溝道。這個概念能在溝道中賦予柵極更多在電場上的控制能力，讓柵極能完全耗盡溝道載流子。這當(dāng)然也消除了溝道中的主要傳導(dǎo)機(jī)制，并有效地讓晶體管關(guān)閉。

　　FinFET解決方案的優(yōu)勢便在其溝道，可以選擇硅表面或是絕緣氧化層，并在生成的fin上懸垂HKMG柵極堆疊。這些鰭狀（fin-shaped）溝道非常?。▓D2），而且可三面運作，其柵極可成功地建構(gòu)一個完全阻塞溝道的耗盡區(qū)。

　　FinFET元件為電路設(shè)計人員提供了自130nm以來他們便夢寐以求的V-I曲線。但也同時帶來一些問題。其中之一種是便是如何構(gòu)建這種元件?！耙圃爝@些Fin結(jié)構(gòu)，并在后續(xù)的處理過程中維持它們是非常困難的任務(wù)，”應(yīng)用材料（Applied Materials）公司硅晶系統(tǒng)部門副總裁兼技術(shù)長Klaus Schuegraf說?！澳惚仨殞Ω呗柦Y(jié)構(gòu)的邊緣進(jìn)行蝕刻，對復(fù)雜3D表面進(jìn)行均勻的摻雜，并在柵極堆疊中放置所有不同的薄膜，讓他們能完全符合這些fin的表面。這些需求都為材料和設(shè)備帶來了許多變化。掩膜層的數(shù)量或許沒有太多改變，但制程步驟必然會增加許多。”

　　圖2：Fin結(jié)構(gòu)非常復(fù)雜和微妙

　　Fin以及其他選擇

　　這也可能為芯片設(shè)計帶來一些問題。Fin的寬度將是最小的制程尺寸。為了形成這些fin，雙重圖案（double-patterning）光刻技術(shù)或許會成為必要方法之一。但雙重圖案將會施加“非常嚴(yán)格的設(shè)計規(guī)則，”Schuegraf說。英特爾元件研究總監(jiān)Mike Mayberry則表示：“大多數(shù)的設(shè)計規(guī)則是光刻為主。一旦你能在22nm進(jìn)行表征，一部份規(guī)則是具體針對三柵極結(jié)構(gòu)的?！?/p>

　　FinFET也將改變電路設(shè)計。其中最明顯的一點，是你無法改變fin的寬度或高度以增加驅(qū)動電流?！懊總€fin都是一個驅(qū)動電流的量級，”Mayberry說。fin的高度取決于拋光步驟，因此它是不變的。但fin的寬度則相當(dāng)不靈活。

　　Dixit表示，這不僅是由于光刻技術(shù)的限制，主要是因為一旦你將fin拉大，閾值電壓便會開始滾降。若想擴(kuò)大fin以獲得更多的驅(qū)動電流，你很可能一不小心就改變閾值電壓。順道一提，這也意味著在最小幾何圖形上的任何線寬變異，就像是任何在fin形成期間的多晶硅深度變化，都可能在晶體管級轉(zhuǎn)化為閾值變化。

　　為了獲得更大電流，你得將更多fin平行放置。當(dāng)然，只能藉由固定增量來改變驅(qū)動電流將對電路設(shè)計者帶來新的局限，特別是在客制化模擬設(shè)計領(lǐng)域。但英特爾并不擔(dān)心這一點。“我們已經(jīng)建構(gòu)了廣泛用于開關(guān)和放大器應(yīng)用的三柵極電路藍(lán)本，我們相信，需要修改的電路設(shè)計不會太多，”Mayberry說。但其他人就沒那么樂觀了?！搬槍Ω箅娏?，你必須平行放置這些fin，”IMEC業(yè)務(wù)開發(fā)執(zhí)行副總裁Ludo Deferm說?！暗@需要晶體管之間的互連，而且，在高頻應(yīng)用中，互連阻抗將成為影響電路性能的因素?！?/p>

　　另一種完全耗盡方法

　　完全耗盡型SOI（FDSOI）的支持者認(rèn)為，他們完全可以提供finFET的V-I特征?；蛟S，更關(guān)鍵的重點在于閾值電壓控制。由于FDSOI的溝道是未摻雜的，因此不會有因溝道摻雜而引閾值變異的問題──這是在平面和fin元件中因摻雜原子進(jìn)入溝道所引發(fā)的主要問題。此外，在制程中提供多個閾值電壓也是一大問題。平面和fet會因為摻雜程度變化而改變閾值電壓。不過，Leti實驗室主管Olivier Faynot指出，F(xiàn)DSOI可透過超薄埋入氧化層對溝道底部施加偏置電壓，來動態(tài)地控制閾值電壓。

　　但FDSOI仍然面臨挑戰(zhàn)。首先，F(xiàn)DSOI晶圓比傳統(tǒng)晶圓更加昂貴。不過，稍早前晶圓供應(yīng)商Soitec引用分析公司IC Knowledge的報告，指出由于可在FDSOI晶圓上大幅簡化提供多閾值電壓的處理程序，因此在22/20nm節(jié)點時，F(xiàn)DSOI的晶圓成本不會比平面或FinFET制程來得高。

　　其次是風(fēng)險性。Soitec公司是唯一的FDSOI晶圓供貨來源，要建構(gòu)這種晶圓，需要該公司的氧化沉積、晶圓切割和原子級精密度的拋光步驟。第三是這個業(yè)界的慣性。許多資深的決策者并不會考慮SOI。不過，這個產(chǎn)業(yè)仍有許多公司不斷推動該技術(shù)的發(fā)展。包括透過Globalfoundries持續(xù)與該技術(shù)接軌的AMD、IBM以及ST等，都致力于在22nm節(jié)點實現(xiàn)FDSOI技術(shù)。事實上，Globalfoundries過去并未積極對其客戶推動其SOI技術(shù)，但很可能將FDSOI作為對抗來自英特爾和臺積電的王牌。

　　不過，該領(lǐng)域最近也加入新的角逐者。新創(chuàng)業(yè)者SuVolta最近公布一項技術(shù)，使用沉積制程在傳統(tǒng)塊狀平面MOSFET溝道下建構(gòu)埋入式接面。將這個接面反向偏置即可建構(gòu)出一個溝道下的耗盡區(qū)，能有效地模仿FDSOI的埋入氧化層，薄化溝道的活動區(qū)域，直到柵極幾乎耗盡。

　　SuVolta的技術(shù)相當(dāng)有趣，但尚未廣為人知。不過，該公司的技術(shù)可能會成為一些較小型晶圓廠的選擇。以富士通為例，這家公司并未挹注資金在FinFET的技術(shù)競賽中，而且也不打算為FDSOI晶圓支付額外的初始成本。

　　因此，目前在下一代晶體管的競爭中，可看到臺積電正致力于提供20nm平面制程。不過，臺積電可能很快進(jìn)行調(diào)整，在推出16nm制程前針對行動應(yīng)用提供FinFET選項。英特爾仍持續(xù)專注在其FinFET上。IBM和Globalfoundries以及ST可能會在22nm使用FDSOI。富士通可能持續(xù)與SuVolta共同發(fā)展其技術(shù)。而其他業(yè)者的下一步，則將取決于其客戶需求。如果說28nm有帶來什么啟示，那就是新制程不一定都會運作得很順暢。