3D IC測試的現(xiàn)在與未來

用于測試3D IC的解決方案目前已面世，而且會越來越成熟。在2015年的國際測試與失效分析研討會（ISTFA）上，筆者發(fā)表了題為《三維數(shù)字測試有何新進展？》（What is New in 3D， Digital Testing？）的演講，本文將總結(jié)此次演講的要點。筆者在演講中探討了測試標準和測試挑戰(zhàn)，其中包括良品裸晶（known-good-die；KGD）和測試堆棧芯片。

3D IC測試的兩個主要目標是提高預封裝測試質(zhì)量，以及在堆棧芯片之間建立新的測試。當然，對于二維（2D）芯片（KGD）的高質(zhì)量測試是測試三維（3D）堆棧的基本前提條件。業(yè)界如今已能有效掌握與理解這些問題，而且也存在良好的解決方案。有幾種解決方案可分別用于測試堆棧在邏輯模塊上的內(nèi)存和堆棧在內(nèi)存上的內(nèi)存。然而，邏輯模塊與邏輯模塊（logic-on-logic）堆棧的3D測試仍然處于起步階段。

為了滿足一系列的3D測試需求，業(yè)界一直在積極努力完成或更新多種現(xiàn)有的測試標準，包括：

· IEEE 1149.1 （JTAG），廣為人知的測試存取標準

· IEEE 1687 （IJTAG），較新的IP訪問方法

· IEEE P1838，針對多個芯片之間的3D互操作性以及與其他標準連接而提出的標準

· JEDEC標準，如Wide I/O內(nèi)存測試的JESD226

3D對芯片級測試質(zhì)量意味著什么？

在進行3D測試之前，晶圓首先要經(jīng)歷晶圓測試；有些芯片可通過測試，另一些則否。通過測試的裸晶繼續(xù)進行封裝，然后進行封裝測試，在這些環(huán)節(jié)還會發(fā)現(xiàn)更多（在上次測試時未發(fā)現(xiàn)的）不合格件（如圖1）。

圖1：傳統(tǒng)晶圓和封裝測試的比較

就測試方案本身來說很尋常。然而，一旦開始將多個裸晶封裝在一起，那些先前從晶圓級測試中「逃脫」的少量裸晶會讓你丟棄更多的封裝組件（圖2）。

圖2：3D堆棧IC的晶圓與封裝測試比較

這就會帶來很大的問題。筆者做了一些計算：如果裸晶缺陷覆蓋率是95%，則10層芯片堆棧的最終封裝良率將會是60%。顯然地，如果5%的逃脫率導致40%的最終產(chǎn)品被丟棄，這并不是我們希望看到的。這里的關(guān)鍵是3D封裝需要非常高質(zhì)量的晶圓級測試，以便只有「良品裸晶」被封裝在一起。

除了滿足高質(zhì)量的良品裸晶要求之外，3D測試還需要已知合格的中介層、部份堆棧測試、硅穿孔 （TSV）和封裝測試。單獨使用傳統(tǒng)「自動測試模式產(chǎn)生」（ATPG）的途徑已成為過去。嵌入式測試壓縮和邏輯內(nèi)建自測試（BIST）的組合提供最好的性價比（圖3）。

圖3：嵌入式測試壓縮和邏輯內(nèi)建自測試組合的優(yōu)點

邏輯內(nèi)建自測試組件使系統(tǒng)自我測試成為可能，這對于汽車或醫(yī)療應用的IC尤為重要。添加單元內(nèi)（cell-internal）和非傳統(tǒng)失效模型（fault models）則能夠使設(shè)計中數(shù)字邏輯組件的測試質(zhì)量達到可接受的程度。當然，你還需要測試嵌入式IP、I/O以及TSV。為了存取和測試嵌入式IP，IEEE 1687 IJTAG 提供了用于整合異質(zhì)IP的IP和測試模式重用（pattern reuse）方法。甚至有工具已經(jīng)可以自動化許多設(shè)計和測試任務來支持IJTAG方法。

對于I/O和TSV，因為無法保證與ATE的電氣接觸，測試必須在「非接觸」形式下進行。這是一個有待研究的領(lǐng)域；其中一種有趣的做法是使用邊界掃描途徑，為部份封裝的組件進行晶圓級測試，以及封裝內(nèi)芯片之間的互連測試。