DFT基本原理解析

隨著芯片系統(tǒng)的日益復(fù)雜，測試已經(jīng)成為集成電路設(shè)計和制造過程中非常重要的因素，它已經(jīng)不再單純作為芯片產(chǎn)品的檢驗、驗證手段，而是與集成電路設(shè)計有著密切聯(lián)系的專門技術(shù)，與設(shè)計和制造成為了一個有機整體。可測性設(shè)計（DFT）給整個測試領(lǐng)域開拓了一條切實可行的途徑，目前國際上大中型IC設(shè)計公司基本上都采用了可測性設(shè)計的設(shè)計流程，DFT已經(jīng)成為芯片設(shè)計的關(guān)鍵環(huán)節(jié)。

“測試”和“驗證”的區(qū)別提到測試，人們常常會混淆兩個基本概率：“驗證”（Verification）和“測試”（Testing）。

一般來說，驗證（Verification）的目的是檢查設(shè)計中的錯誤，確保設(shè)計符合其設(shè)計規(guī)范和所期望的功能；而測試（Testing）則是檢查芯片的加工制造過程中所產(chǎn)生的缺陷和故障。

驗證是檢驗電路的邏輯、功能、時序是否滿足要求，其內(nèi)容一般是功能性的，如上圖所示，驗證是把Implementation后的結(jié)果與Specification時的定義相比較，如果驗證不匹配，則需要更改Implementation 。驗證如同芯片設(shè)計過程中的一道關(guān)卡，如果驗證沒有通過，將不能進行后面的所有工作。驗證一般采用仿真的技術(shù)來進行，通過計算機建立仿真環(huán)境，給被測電路添加激勵，分析響應(yīng)或者探查電路內(nèi)部的信息。按照驗證的不同階段，仿真可分為功能級仿真、門級仿真、版圖后仿真。

然而一個正確無誤的設(shè)計并不能保證制造出來的芯片一定沒有問題，因為芯片在制造過程中，總會收到種種不確定因素的影響，比如環(huán)境干擾、硅片質(zhì)量不一致、機臺設(shè)置偏差、工程師失誤操作等因素的影響，制造出來的芯片并不完全都能正常工作，那么如何檢驗出有制造缺陷的芯片，這就是屬于測試的范疇，現(xiàn)在最先進的7nm制造工藝中，線寬非常精細，工序數(shù)量多，非常容易受到干擾的影響，制造故障變得尤為明顯，所以加大測試的力度，保證芯片合格尤為重要。

芯片在生產(chǎn)過程中的測試相關(guān)內(nèi)容，這里不展開討論，有興趣可移步：集成電路芯片測試小結(jié)，集成電路封裝與測試介紹。

DFT技術(shù)簡單說就是在芯片設(shè)計中添加DFT邏輯，然后等芯片制造完成后，通過事先加入的DFT邏輯對芯片進行測試，挑選出沒有問題的芯片。

DFT技術(shù)更專業(yè)一點說法是為了改善電路的可測性而形成的一門學(xué)科，它通過增加一些硬件電路，使得電路內(nèi)部節(jié)點的可控性和可觀察性變強，使測試時間變短、故障覆蓋率更高。

可控性和可觀察性可控性：指的是是否可以從電路的初級輸入控制內(nèi)部引線邏輯狀態(tài)。一條鏈路可以通過電路的初級輸入端（PI）控制其狀態(tài)，則這條鏈路稱是可控制的，否則就是不可控制，見下圖，二輸入與門有兩個輸入端A和B，如果A直接接地，B是網(wǎng)絡(luò)EC的輸出信號。在這個電路中，無論初級輸入端PI的值是什么，與門的輸出端C始終為0，不可能為1，則C是1不可控的。

可觀察性：指的是是否可以從電路的初級輸出端或其他特殊的測試點觀察電路內(nèi)部引線邏輯狀態(tài)。內(nèi)部引線A的值可以通過某種方式傳播到PO，在上圖中，由于C的值始終為0，并且是由于A的值為0所致。因此在C位置就不能判斷B點的邏輯值究竟是什么。假如C是電路唯一的PO，則內(nèi)部引線B就是不可觀察的。