EDM 存取指示 - 如何應(yīng)用AndesCoreTM EDM安全訪問機(jī)制

AndesCoreTM增加一個額外的sideband signal，xdebug_access（active-high），根據(jù)此sideband signal來決定request的host是否為EDM。而device就能根據(jù)此sideband signal決定是否要把request的data內(nèi)容傳回到host。

sideband signal的名稱根據(jù)bus interface的類型而有所不同。對于AndesCoreTM處理器，基本的信號名稱如下所示：

AHB/AHB-Lite =》 hdebug_access

APB =》 pdebug_access

EILM =》 eilm_debug_access

EDLM =》 edlm_debug_access

3.1.debug存取識別信號控制

當(dāng)debug exception發(fā)生后，CPU將進(jìn)入debug mode。然后CPU將會留在debug access mode直到CPU執(zhí)行到IRET instruction并且trusted_debug_exit 是處于high后CPU將離開debug access mode，反之trusted_debug_exit如果是low，CPU將會保留在debug access mode。

實現(xiàn)控制trusted_debug_exit信號，有二種可供選擇的方式如下：

trusted_debug_exit信號總是給high

增加一個權(quán)限管理邏輯去控制trusted_debug_exit信號是high或是low權(quán)限管理邏輯方塊圖如下所示：

圖表6 權(quán)限管理邏輯方塊圖

如何控制trusted_debug_exit信號時序圖如下所示：

圖表7 如何控制trusted_debug_exit信號時序圖

如下例子說明了如何產(chǎn)生trusted_debug_exit控制信號的verilog code：

The code example （Verilog） of trusted_debug_exit generation is described below：

//

//--- Utilize passcode to generate trusted_debug_exit in AHB Bus Controller

//* assume zero-wait-state AHB access

…

parameter AUTH_CODE = 32’h0a0b0c0d;

。..

always @（posedge hclk or negedge hreset_n） begin

if （！hreset_n） begin

passcode_reg 《= 32‘d0;

end

else if （passcode_wen） begin //debugger enters passcode through debug access

passcode_reg 《= hwdata［31:0］;

end

end

…

//validate passcode to generate trusted_debug_exit

assign trusted_debug_exit = （passcode_reg == AUTH_CODE）;

3.2.debug存取指示應(yīng)用

下圖說明AHB bus如何使用hdebug_access和驗證邏輯來防止惡意的debug存取

圖表8 AHB bus如何使用hdebug_access和驗證邏輯來防止惡意的debug存取

如下verilog code說明了如何使用hdebug_access信號：

//--- Use hdebug_access to prevent malicious debug access in AHB Bus Controller

//* assume zero-wait-state AHB access

…

parameter IRRELEVANT_DATA = 32’hcafe0001;

parameter AUTH_CODE = 32’h01020304;

…

always @（posedge hclk or negedge hreset_n） begin

if （！hreset_n） begin

dbg_acc_d1 《= 1’b0;

end

else begin // data phase indication of debug access

dbg_acc_d1 《= hdebug_access;

end

end

。..

always @（posedge hclk or negedge hreset_n） begin

if （！hreset_n） begin

passcode_reg 《= 32‘d0;

end

else if （passcode_wen） begin //debugger enters passcode through debug access

passcode_reg 《= hwdata［31:0］;

end

end

…

//validate passcode to check authentication

assign auth_check_fail = （passcode_reg ！= AUTH_CODE）;

//return irrelevant data if the authentication check of debug access fails

assign hrdata_out = {32{data_read_en}} &

（（dbg_acc_d1 & auth_check_fail） IRRELEVANT_DATA ： normal_data_out）;