基于EDA技術(shù)的電子設(shè)計(jì)流程解析

EDA技術(shù)即是電子設(shè)計(jì)自動(dòng)化技術(shù)，它由PLD技術(shù)發(fā)展而來(lái)，可編程邏輯器件PLD的應(yīng)用與集成規(guī)模的擴(kuò)大為數(shù)字系統(tǒng)的設(shè)計(jì)帶來(lái)了極大的方便和靈活性，變革了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)理念、過(guò)程、方法。通過(guò)對(duì)PLD技術(shù)不斷地改進(jìn)提高，EDA技術(shù)應(yīng)運(yùn)而生。

引言

21 世紀(jì)是信息的時(shí)代，各種電子技術(shù)都迅雷不及掩耳的速度更新發(fā)展，電腦、手機(jī)、DV 等已成為當(dāng)代生活不可缺少的一部分，這些電子產(chǎn)品的功能日漸增多，性能越來(lái)越好，價(jià)格卻有減無(wú)增，探究其原因，集成電路制造技術(shù)的發(fā)展和電子設(shè)計(jì)技術(shù)的提高是兩大主流因素，集成電路制造技術(shù)以微細(xì)加工為主，電子設(shè)計(jì)技術(shù)以 EDA 技術(shù)為核心。EDA 技術(shù)已成為當(dāng)今電子技術(shù)發(fā)展的前沿之一，這是在各技術(shù)較先進(jìn)的國(guó)家的共同努力下取得的成果，CPLD、FPGA 可編程邏輯器件的應(yīng)用，無(wú)疑為電子設(shè)計(jì)帶來(lái)了極大的靈活性和適用性。

1、EDA 技術(shù)的概念與特征

1.1、概念

EDA 技術(shù)即是電子設(shè)計(jì)自動(dòng)化技術(shù)，它由 PLD 技術(shù)發(fā)展而來(lái)，可編程邏輯器件 PLD 的應(yīng)用與集成規(guī)模的擴(kuò)大為數(shù)字系統(tǒng)的設(shè)計(jì)帶來(lái)了極大的方便和靈活性，變革了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)理念、過(guò)程、方法。通過(guò)對(duì) PLD 技術(shù)不斷地改進(jìn)提高，EDA 技術(shù)應(yīng)運(yùn)而生。

EDA 技術(shù)就是基于大規(guī)模可編程器件的，以計(jì)算機(jī)為工具，根據(jù)硬件描述語(yǔ)言 HDL 完成表達(dá)，實(shí)現(xiàn)對(duì)邏輯的編譯化簡(jiǎn)、分割、布局、優(yōu)化等目標(biāo)的一門(mén)新技術(shù)，借助 EDA 技術(shù)，操作者可以通過(guò)利用軟件來(lái)實(shí)現(xiàn)對(duì)硬件功能的一個(gè)描述，之后利用 FPGA/CPLD 才可得到最終設(shè)計(jì)結(jié)果。

1.2、特征

全新的設(shè)計(jì)方法：自頂向下

傳統(tǒng)的電子設(shè)計(jì)方法一般多是“自底向上”的，通俗來(lái)說(shuō)就是在確定標(biāo)準(zhǔn)的通用的集成電路芯片之后，再行模塊設(shè)計(jì)，最終完成系統(tǒng)設(shè)計(jì)。這種設(shè)計(jì)長(zhǎng)期以來(lái)存在著難以克服的缺陷，效率不高，容易出故障，所需元器件太多，消耗大……EDA 技術(shù)是對(duì)傳統(tǒng)電子設(shè)計(jì)方法的一種突破與變革，它的設(shè)計(jì)是“自頂向下”的，也即以系統(tǒng)設(shè)計(jì)為切入點(diǎn)，在設(shè)計(jì)之時(shí)就做好功能方框圖的劃分并完成各部分結(jié)構(gòu)的規(guī)劃，在方框圖劃分階段完成仿真、糾錯(cuò)工作，同時(shí)借助 HDL 完成對(duì)高層次系統(tǒng)的邏輯描述，經(jīng)驗(yàn)證后，借助綜合的優(yōu)化工具完成電子設(shè)計(jì)，借助 EDA 技術(shù)，操作者可以通過(guò)利用軟件來(lái)實(shí)現(xiàn)對(duì)硬件功能的一個(gè)描述，之后利用 FPGA/CPLD 才可得到最終設(shè)計(jì)結(jié)果。

這樣，我們可以發(fā)現(xiàn)，不論是仿真還是調(diào)試都是在初期在一個(gè)高層次上就完成了的，如此，既有助于及時(shí)發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上可能出現(xiàn)的錯(cuò)誤，減少設(shè)計(jì)工作中的失誤，同時(shí)有效地提高了電子設(shè)計(jì)工作效率和成功率。

1.3、獨(dú)特的描述語(yǔ)言：硬件描述語(yǔ)言

EDA 技術(shù)以硬件描述語(yǔ)言 HDL 為系統(tǒng)邏輯描述的主要表達(dá)方式，那么什么是硬件描述語(yǔ)言？它是相對(duì)于一般的計(jì)算機(jī)語(yǔ)言如 C、Pascsl 來(lái)說(shuō)的，多應(yīng)用于設(shè)計(jì)硬件電子系統(tǒng)，也屬計(jì)算機(jī)語(yǔ)言，它描述電子系統(tǒng)的邏輯功能、電路功能和連接方式。ABEL-HDL 和 VHDL 是現(xiàn)今應(yīng)用比較廣泛的兩種硬件描述語(yǔ)言，后者較前者應(yīng)用更多。

ABEL 可以支持各種方式的輸入，所謂的輸入方式就是指電路系統(tǒng)設(shè)計(jì)的表達(dá)方式，包括真值表、狀態(tài)圖。它的描述具有很強(qiáng)的獨(dú)立性，與此同時(shí)，從寬口徑到系統(tǒng)它都能完成描述，因而可以適應(yīng)不同規(guī)模的編程設(shè)計(jì)，利用標(biāo)準(zhǔn)格式設(shè)計(jì)還可以轉(zhuǎn)換設(shè)計(jì)環(huán)境，對(duì)比 VHDL 來(lái)說(shuō)，它的適用面要寬許多，使用操作靈活簡(jiǎn)單，要求也要寬松，易于速成。

1.4、典型的設(shè)計(jì)：ASIC

現(xiàn)在電子產(chǎn)品更新極快，復(fù)雜度也在不斷提高，有時(shí)候一個(gè)看起來(lái)比較簡(jiǎn)單電子系統(tǒng)它的組成也許是數(shù)萬(wàn)的中小規(guī)模集成電路，這樣就使電子系統(tǒng)經(jīng)常遭遇耗能高、可靠性低等問(wèn)題的挑戰(zhàn)。ASIC 芯片是對(duì)此問(wèn)題進(jìn)行改善的一個(gè)有效途徑。

它包涵了 FPGA 和 CPLD 器件，F(xiàn)PGA/CPLD 是實(shí)現(xiàn) EDA 的基礎(chǔ)，也是 EDA 思想的最終表述手段，屬于高密度的可編程邏輯器件，一般像樣品的研制或者是批量不大的產(chǎn)品開(kāi)發(fā)它們都能適用，并且極大的縮短設(shè)計(jì)周期，削減開(kāi)銷，避免風(fēng)險(xiǎn)，使產(chǎn)品能夠盡快上市。

FPGA 和 CPLD 的結(jié)構(gòu)有所不同，前者是標(biāo)準(zhǔn)的門(mén)陣列，而后者是與或陣列，但是二者的集成度及易用性都頗為相似，因而可以并駕齊驅(qū)。當(dāng)然二者也有各自的特點(diǎn)，其差異表現(xiàn)在以下幾個(gè)方面：

（1）顆粒粗細(xì)不同。與 CPLD 相比，F(xiàn)PGA 的顆粒相對(duì)細(xì)一些，它的一個(gè)顆粒只是邏輯宏單元，而 CPLD 的則是邏輯宏塊。

（2）適用結(jié)構(gòu)不同。FPGA 更適合應(yīng)用于觸發(fā)器相對(duì)豐富的結(jié)構(gòu)之中，CPLD 比較適合應(yīng)用于觸發(fā)器有限但是積項(xiàng)特別豐富的結(jié)構(gòu)之中。

（3）編程方式不同。FPGA 在邏輯門(mén)下就可以實(shí)現(xiàn)編程，多采用改變內(nèi)部布線的方式，具備很強(qiáng)的靈活性。GPLD 只有在邏輯快下才可實(shí)現(xiàn)變成，多采用修改已經(jīng)固定了的內(nèi)連電路的邏輯功能的方式，速度更快。

（4）功能消耗不同。FPGA 消耗小，CPLD 消耗比較而言大一些。

2、EDA 技術(shù)在電子設(shè)計(jì)中的應(yīng)用

EDA 技術(shù)屬于一種層次比較高的電子設(shè)計(jì)方式，也可以稱作系統(tǒng)級(jí)設(shè)計(jì)方法，它以概念來(lái)驅(qū)動(dòng)，電子設(shè)計(jì)工作者并不需要利用門(mén)級(jí)原理圖，只是針對(duì)確定了的設(shè)計(jì)目標(biāo)就可以實(shí)現(xiàn)對(duì)電路的描述，這樣一來(lái)，就少了電路細(xì)節(jié)的約束和限制，使設(shè)計(jì)可以更多的放開(kāi)從而更具創(chuàng)造性，待設(shè)計(jì)人員有了概念構(gòu)思之后，再講高層次描述輸入到計(jì)算機(jī)中去，EDA 系統(tǒng)在規(guī)則驅(qū)動(dòng)下就會(huì)自動(dòng)完成整個(gè)電子的設(shè)計(jì)。如此，新的概念就可以在段時(shí)間中就成為產(chǎn)品，基于 EDA 技術(shù)的電子設(shè)計(jì)流程如圖 1 所示：

電子設(shè)計(jì)的第一步是借助文本或者是圖形編輯工具將設(shè)計(jì)呈現(xiàn)出來(lái)，即實(shí)現(xiàn)設(shè)計(jì)描述。

第二步是借助編譯器實(shí)施錯(cuò)排編譯，也即 HDL 程序輸入，至于選擇那種輸入形式并不一定，一般設(shè)計(jì)的原理圖比較直觀，所以不難掌握，也不難被接受，并且編輯器中可供利用的單元器件非常多，這時(shí)候就給設(shè)計(jì)者提供了根據(jù)自己需要選擇表達(dá)的方式的機(jī)會(huì)，倘使是編譯文件是 VHDL 文件，那么在進(jìn)行綜合之前還要進(jìn)行的一項(xiàng)重要工作就是仿真，就是把設(shè)計(jì)原程序送入 VHDL 仿真器之中，這個(gè)仿真過(guò)程可以有助于及時(shí)發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上可能出現(xiàn)的錯(cuò)誤。

第三步就是綜合，溝通軟件和硬件設(shè)計(jì)，待綜合后，就可以生成網(wǎng)表，針對(duì)網(wǎng)表，可以實(shí)施功能仿真，從而保證設(shè)計(jì)描述嚴(yán)格遵循并符合設(shè)計(jì)意圖，仿真功能實(shí)際上只是從邏輯功能上對(duì)電子設(shè)計(jì)進(jìn)行檢測(cè)，并不涉及器件的一些硬件方面的特性，例如典型的有延遲特性，一些不甚嚴(yán)格的設(shè)計(jì)，這一層仿真通常可以省去。最后一步是編程下載，通過(guò)仿真確定設(shè)計(jì)正確無(wú)誤后，利用 FPGA/CPLD 來(lái)完成邏輯映射操作，適配，最后利用 JTAG 編程器或者其它下載設(shè)計(jì)項(xiàng)目到目標(biāo)器件 PFGA 之中，完成系統(tǒng)級(jí)設(shè)計(jì)。

3、基于 EDA 技術(shù)的電子設(shè)計(jì)應(yīng)注意的事項(xiàng)

第一，考慮到電子電路延時(shí)的時(shí)間具備不確定性，和部分自動(dòng)編譯可能會(huì)為冗余的電路所簡(jiǎn)化兩個(gè)因素，將 EDA 技術(shù)應(yīng)用于電子設(shè)計(jì)中時(shí)，不宜采用偶數(shù)個(gè)數(shù)的反向器，并以并聯(lián)的方式將它們連接以構(gòu)成“延時(shí)電路”;第二，輸入引腳不能置于懸空狀態(tài)，一者要有有源信號(hào)來(lái)驅(qū)動(dòng)，再者一些不用的引腳必須時(shí)刻保持接地;第三，要切實(shí)保證各大器件的電源和地線引腳是始終連接著的，且它們之間有必要進(jìn)行濾波及去耦;第四，為了使設(shè)計(jì)擴(kuò)展及修改更容易更方便進(jìn)行，在使用器件的過(guò)程中，不管是邏輯單元還是引腳都要有一個(gè)多余的量;第五，環(huán)境問(wèn)題也應(yīng)警惕，盡可能避免器件過(guò)熱。

總之，EDA 技術(shù)是對(duì)傳統(tǒng)電子設(shè)計(jì)技術(shù)的一種突破與創(chuàng)新，如果失去了 EDA 技術(shù)的支持，是不可能順利完成出大規(guī)模集成電路設(shè)計(jì)制造的，反過(guò)來(lái)思考，現(xiàn)代集成電路技術(shù)發(fā)展需求對(duì) EDA 技術(shù)提出了更高的要求，可以預(yù)見(jiàn)，在不久的將來(lái)，EDA 技術(shù)定會(huì)成為電子設(shè)計(jì)中的主導(dǎo)力量。
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