VerilogHDL可綜合設(shè)計需要注意什么

　　一、邏輯設(shè)計

　?。?）組合邏輯設(shè)計

　　下面是一些用Verilog進行組合邏輯設(shè)計時的一些注意事項：

　?、俳M合邏輯可以得到兩種常用的RTL 級描述方式。第一種是always 模塊的觸發(fā)事件為電平敏感信號列表；第二種就是用assign 關(guān)鍵字描述的數(shù)據(jù)流賦值語句。

　?、赼lways 模塊的敏感表為電平敏感信號的電路可幾乎可以完成對所有組合邏輯電路的建模。always模塊的敏感列表為所有判斷條件信號和輸入信號，但一定要注意敏感列表的完整性（注意通配符*的使用）。

　　由于賦值語句有阻塞賦值和非阻塞賦值兩類，建議讀者使用阻塞賦值語句“=”，原因?qū)⒃凇白枞x值和非阻塞賦值”中（現(xiàn)在還沒有寫）進行說明。

　　always 模塊中的信號必須定義為reg 型，不過最終的實現(xiàn)結(jié)果中并沒有寄存器。這是由于在組合邏輯電路描述中，將信號定義為reg 型，只是為了滿足語法要求。

　　③assign 語句的描述，利用條件符“？”可以描述一些相對簡單的組合邏輯電路，左邊的賦值信號只能被定義為wire 型。當(dāng)組合邏輯比較復(fù)雜時，需要很多條語句assign 語句或者多重嵌套“？”，使得代碼可讀性極差，因此此時推薦always組合邏輯建模方式。

　?、茉O(shè)計時要注意不要出現(xiàn)組合邏輯環(huán)路：

　　不要在組合邏輯中引入環(huán)路，在組合邏輯中引入環(huán)路會導(dǎo)致電路產(chǎn)生振蕩、毛刺以及沖突等問題，從而降低設(shè)計的穩(wěn)定性和可靠性，此外，環(huán)回邏輯的延時完全依靠組合邏輯門延遲和布線延遲。一旦這些傳播時延有所變化，則環(huán)路的整體邏輯將徹底失效。其次，環(huán)路的時序分析是個死循環(huán)過程。目前的EDA 開發(fā)工具為了計算環(huán)路的時序邏輯都會主動割斷時序路徑，引入許多不確定的因素。因此要徹底避免環(huán)路。

　?。?）時序邏輯設(shè)計

　?、贂r序電路的行為決定了其只能通過always 塊語句實現(xiàn)，通過關(guān)鍵詞“posedge”和“negedge”來捕獲時鐘信號的上升沿和下降沿。在always 語句塊中可以使用任何可綜合的標(biāo)志符。

　?、谠诿枋鰰r序電路的always 塊中的reg 型信號都會被綜合成寄存器，這是和組合邏輯電路所不同的。

　　③時序邏輯中推薦使用非阻塞賦值“《=”，原因?qū)⒑竺嬖敿氄f明。

　?、軙r序邏輯的敏感信號列表只需要加入所用的時鐘觸發(fā)沿即可，其余所有的輸入和條件判斷信號都不用加入，這是因為時序邏輯是通過時鐘信號的跳變沿來控制的。

　　二、鎖存器

　　鎖存器是個“奇葩”的器件，在FPGA邏輯設(shè)計中很避諱；在ASIC設(shè)計中，以前很喜歡（因為面積?。F(xiàn)在不是很喜歡了。在這里就記錄一下關(guān)于鎖存器的一些事項吧。

　?。?）鎖存器的概述

　?、冁i存器的詳細CMOS電路結(jié)果在前面電路基礎(chǔ)章節(jié)中已經(jīng)有描述，這里不詳細描述它的結(jié)構(gòu)，詳情請挫這個鏈接：

　?、阪i存器是一種對脈沖電平敏感的存儲單元電路，可以在特定輸入脈沖電平作用下改變狀態(tài)，其本身也是一類常用的邏輯單元，有著特定的需求。

　?、坻i存器在數(shù)據(jù)未鎖存時，輸出端的信號隨輸入信號變化，就像信號通過一個緩沖器一樣，一旦鎖存信號有效，則數(shù)據(jù)被鎖住，輸入信號不起作用。因此，鎖存器也被稱為透明鎖存器，指的是不鎖存時輸出對于輸入是透明的。

　?、苕i存器和寄存器都是數(shù)字電路的基本存儲單元，但鎖存器是電平觸發(fā)的存儲器，觸發(fā)器是邊沿觸發(fā)的存儲器。

　　本質(zhì)上，鎖存器和D 觸發(fā)器的邏輯功能是基本相同的，都可存儲數(shù)據(jù)，且鎖存器所需的門邏輯更少，具備更高的集成度。

　?、萱i存器具備下列三個缺點：

　　·對毛刺敏感，不能異步復(fù)位，因此在上電后處于不確定的狀態(tài)。

　　·鎖存器會使靜態(tài)時序分析變得非常復(fù)雜，不具備可重用性。

　　·在FPGA/CPLD芯片中，基本的單元是由查找表和觸發(fā)器組成的，若生成鎖存器反而需要更多的資源。

　?。?）鎖存器的產(chǎn)生

　　①鎖存器產(chǎn)生于組合邏輯的設(shè)計中，在基于always的組合邏輯描述語句中，可能產(chǎn)生鎖存器的情況具體可分為兩種：其一是在if 語句中，另一種是在case 語句中。

　　②在always 塊中使用if 語句，但缺乏else 分支而造成鎖存器。

　?、墼赼lways 塊中使用case 語句，由于缺乏default 分支而造成鎖存器。

　?、苋绻玫絠f 語句，最好有else 分支；如果用到case 語句，最好有default 語句。即使需要鎖存器，也通過else 分支或default 分支來顯式說明。

　?。?）鎖存器的應(yīng)用

　　①在總線應(yīng)用上，鎖存器能提高驅(qū)動能力、隔離前后級。

　　②地址鎖存器、數(shù)據(jù)鎖存器、復(fù)位信號鎖存器；門控時鐘鐘的應(yīng)用等等。

　　三、設(shè)計思維

　　這個設(shè)計思維本來屬于設(shè)計技巧里面的，放在這里說明，是為了告訴自己，在進行電路描述的時候， 是基于這些準(zhǔn)則的，在設(shè)計時能夠根據(jù)這些基本準(zhǔn)則進行優(yōu)化電路。下面是常見的設(shè)計思維，主要是基于FPGA的，關(guān)于ASIC其他設(shè)計技巧或者設(shè)計思維，我記錄在了“技巧”篇。

　?。?）速度面積互換準(zhǔn)則

　　①速度與面積是設(shè)計時?？紤]的的一個問題，因此在設(shè)計的時候要考慮怎么在這二者之間的權(quán)衡。當(dāng)然，現(xiàn)在功耗也與速度、面積成為需要考慮的重大因素之一。

　?、诿娣e和速度互換的具體操作很多，比如模塊復(fù)用、乒乓操作、串并轉(zhuǎn)換以及流水線操作等。在設(shè)計技巧策略和技巧那一章節(jié)中將會進行敘述。

　?、鄞⑥D(zhuǎn)換乘法器：假設(shè)數(shù)據(jù)速率是乘法器模塊處理速度的3 倍，那么由于乘法器模塊的數(shù)據(jù)吞吐量滿足不了要求，在這種情況下，就利用面積換速度的思想，復(fù)制3 個乘法器模塊。首先將輸入數(shù)據(jù)進行串并轉(zhuǎn)換，然后利用這3 個模塊并行處理所分配到的數(shù)據(jù)，最后將處理結(jié)果并串轉(zhuǎn)換，達到數(shù)據(jù)速率的要求。

　　如下圖所示：

　?。?）FPGA中的設(shè)計思維

　?、傩盘柗聪嗟奶幚聿呗?/p>

　　在處理反相信號時，設(shè)計時應(yīng)盡可能地遵從分散反相原則。即應(yīng)使用多個反相器分別反相，每個反相器驅(qū)動一個負載，這個原則無論對時鐘信號還是對其它信號都是適用的。

　　因為在FPGA設(shè)計中，反相是被吸收到CLB或IOB中的，使用多個反相器并不占用更多的資源，而使用一個反相器將信號反相后驅(qū)動多個負載卻往往會多占資源，而且延遲也增加了。

　　②首先，如果輸入信號需要反相，則應(yīng)盡可能地調(diào)用輸入帶反相功能的符號，而不是用分離的反相器對輸入信號進行反相。

　　因為在使用自帶反相功能的器件中，由于函數(shù)發(fā)生器用查表方式實現(xiàn)邏輯，反相操作是不占資源的，也沒有額外延遲；而分開使用不同邏輯使用反相操作實現(xiàn)，從而消耗額外的資源，增加額外的延遲。

　?、燮浯危绻粋€信號反相后驅(qū)動了多個負載，則應(yīng)將反相功能分散到各個負載中實現(xiàn)，而不能采用傳統(tǒng)TTL電路設(shè)計，采用集中反相驅(qū)動多個負載來減少所用的器件的數(shù)量。

　　因為在FPGA設(shè)計中，集中反相驅(qū)動多個負載往往會多占一個邏輯塊或半個邏輯塊，而且延遲也增加了。分散信號的反相往往可以與其它邏輯在同一單元內(nèi)完成而不消耗額外的邏輯資源。