基于Verilog HDL描述語言實(shí)現(xiàn)交通燈系統(tǒng)控制器的設(shè)計(jì)

　　本文采用EDA技術(shù)，應(yīng)用目前廣泛應(yīng)用的Verilog HDL硬件電路描述語言，實(shí)現(xiàn)交通燈系統(tǒng)控制器的設(shè)計(jì)，利用MAX+PLUS 集成開發(fā)環(huán)境進(jìn)行綜合、仿真，并下載到CPLD可編程邏輯器件中，完成系統(tǒng)的控制作用。

　　1 引言

　　EDA技術(shù)是依靠功能強(qiáng)大的電子計(jì)算機(jī)，在EDA工具軟件平臺(tái)上，對(duì)以硬件描述語言HDL（Hardware Description Language）為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編輯、化簡(jiǎn)、分割、綜合、優(yōu)化和仿真，直至下載到可編程邏輯器件CPLD/FPGA或?qū)Ｓ?a target="_blank">集成電路ASIC（Application Specific Integrated Circuit）芯片中，實(shí)現(xiàn)既定的電子電路設(shè)計(jì)功能。EDA技術(shù)使得電子電路設(shè)計(jì)者的工作僅限于利用硬件描述語言和EDA軟件平臺(tái)來完成對(duì)系統(tǒng)硬件功能的實(shí)現(xiàn)，極大地提高了設(shè)計(jì)效率，縮短了設(shè)計(jì)周期，節(jié)省了設(shè)計(jì)成本。

　　實(shí)現(xiàn)路口交通燈系統(tǒng)的控制方法很多，可以用標(biāo)準(zhǔn)邏輯器件，可編程控制器PLC，單片機(jī)等方案來實(shí)現(xiàn)。但是這些控制方法的功能修改及調(diào)試都需要硬件電路的支持，在一定程度上增加了功能修改及系統(tǒng)調(diào)試的困難。因此，在設(shè)計(jì)中采用EDA技術(shù)，應(yīng)用目前廣泛應(yīng)用的Verilog HDL硬件電路描述語言，實(shí)現(xiàn)交通燈系統(tǒng)控制器的設(shè)計(jì)，利用MAX+PLUS 集成開發(fā)環(huán)境進(jìn)行綜合、仿真，并下載到CPLD可編程邏輯器件中，完成系統(tǒng)的控制作用。

　　2 Verilog HDL硬件描述語言的介紹

　　Verilog HDL是目前應(yīng)用最廣泛的一種硬件描述語言。Verilog HDL是在1983年由GDA（GateWay Design Automation）公司的Phil Moorby首創(chuàng)的。1986年，他對(duì)Verilog HDL的發(fā)展又作出了另一個(gè)巨大貢獻(xiàn)：提出了用于快速門級(jí)仿真的XL算法。Verilog-XL算法的成功，使Verilog HDL語言得到迅速發(fā)展?；赩erilog HDL的優(yōu)越性，IEEE于1995年制定了Verilog HDL 的IEEE標(biāo)準(zhǔn)，即Verilog HDL1364-1995。Verilog HDL語言具有以下特點(diǎn)：

　　基本邏輯門，例如and，or和nand等都內(nèi)置在語言中。

　　用戶定義原語（UDP）創(chuàng)建的靈活性。用戶定義的原語既可以是組合邏輯原語，也可以是時(shí)序邏輯原語。

　　開關(guān)級(jí)基本結(jié)構(gòu)模型，例如pmos和nmos等也被內(nèi)置在語言中。

　　提供顯示語言結(jié)構(gòu)制定設(shè)計(jì)中的端口到端口的時(shí)延及路徑和設(shè)計(jì)的時(shí)序檢查。

　　可以用三種不同方式或混和方式對(duì)設(shè)計(jì)建模這些方式包括：行為描述方式—— 使用過程化結(jié)構(gòu)建模；數(shù)據(jù)流方式—— 使用連續(xù)賦值語句方式建模；結(jié)構(gòu)化方式—— 使用門和模塊實(shí)例語句描述建模。

　　能夠描述層次設(shè)計(jì)，可使用模塊實(shí)例結(jié)構(gòu)描述任何層次。

　　Verilog HDL的描述能力能夠通過使用編程語言接口（PLI）機(jī)制進(jìn)一步擴(kuò)展。PLI是允許外部函數(shù)訪問Verilog模塊內(nèi)信息，允許設(shè)計(jì)者與模擬器交互的例程集合。

　　設(shè)計(jì)能夠在多個(gè)層次相加以描述，從開關(guān)級(jí)，門級(jí)，寄級(jí)器傳送級(jí)（RTL）到算法級(jí)，包括進(jìn)程和隊(duì)列級(jí)。

　　能夠監(jiān)控?cái)M驗(yàn)證的執(zhí)行，即模擬驗(yàn)證執(zhí)行過程這設(shè)計(jì)的值能夠被監(jiān)控和顯示。

　　在行為級(jí)描述中，Verilog HDL不僅能夠在RTL級(jí)上進(jìn)行設(shè)計(jì)描述，而且能夠在體系結(jié)構(gòu)描述及其算法級(jí)行為上進(jìn)行設(shè)計(jì)描述。

　　3 交通燈系統(tǒng)控制器的設(shè)計(jì)

　　3.1 控制器的設(shè)計(jì)要求

　　按照路口交通運(yùn)行的實(shí)際情況，在本系統(tǒng)中，設(shè)定系統(tǒng)的工作情況如下：

　　A 方向和B方向各設(shè)紅（R）、黃（Y）、綠（G）和左拐（L）四盞燈按合理的順序亮滅，并能將燈亮的時(shí)間以倒計(jì)時(shí)的形式顯示出來。兩個(gè)方向各種燈亮的時(shí)間應(yīng)該能夠非常方便地進(jìn)行設(shè)置和修改，此外假設(shè)A方向是主干道，車流量大，因此A方向通行的時(shí)間應(yīng)比B方向長一些。其示意圖如圖1所示。

　　圖1 十字路口交通燈示意圖

　　交通燈控制器的狀態(tài)轉(zhuǎn)換如表1所示。表中1表示燈亮，0表示燈滅。A方向和B方向的紅、黃、綠和左拐燈分別用R1、Y1、G1、L1和R2、Y2、G2、L2來表示。

　　表1 交通燈控制器狀態(tài)轉(zhuǎn)換

　　從狀態(tài)轉(zhuǎn)換表中可以看出，每個(gè)方向四種燈依次按如下順序點(diǎn)亮，并不斷循環(huán)：

　　綠燈→黃燈→左拐燈→黃燈→紅燈。

　　并且每個(gè)方向紅燈亮的時(shí)間應(yīng)該與另一方向綠、黃、左拐、黃燈亮的時(shí)間相等。黃燈所起的作用是用來在綠燈和左拐燈后進(jìn)行緩沖，以提醒行人該方向馬上要禁行了。

　　3.2 控制器的Verilog HDL程序設(shè)計(jì)

　　根據(jù)交通燈控制器要實(shí)現(xiàn)的功能，考慮用兩個(gè)并行執(zhí)行的always模塊來分別控制A和B兩個(gè)方向的四盞燈，這兩個(gè)always模塊使用同1個(gè)時(shí)鐘信號(hào)，以進(jìn)行同步，也就是說，兩個(gè)always模塊的敏感信號(hào)是同1個(gè)。例如A方向的控制程序描述如下：

　　……

　　always@（posedge CLK）//該always模塊控制A方向的4種燈

　　begin

　　if（EN）

　　begin

　　if（！tempa）

　　begin

　　tempa《= 1;

　　……

　　每個(gè)always模塊控制1個(gè)方向的4種燈按如下順序點(diǎn)亮，并往復(fù)循環(huán)：

　　綠燈→黃燈→左拐燈→黃燈→紅燈。程序描述如下：

　　……

　　case（counta）//控制亮燈的順序

　　0:begin numa《=agreen;LAMPA《=2;counta《=1;end

　　1:begin numa《=ayellow;LAMPA《=4;counta《=2;end

　　2:begin numa《=alert;LAMPA《=1;counta《=3;end

　　3:begin numa《=ayellow;LAMPA《=4;counta《=4;end

　　4:begin numa《=ared;LAMPA《=8;counta《=0;end

　　default:LAMPA《= 8;

　　endcase

　　……

　　每盞燈亮的時(shí)間采用一個(gè)減法計(jì)數(shù)器進(jìn)行計(jì)數(shù)，該計(jì)數(shù)器采用同步預(yù)置法設(shè)計(jì)，這樣只需改變預(yù)置數(shù)據(jù)，就可以改變計(jì)數(shù)器的模，因此每個(gè)方向只需要1個(gè)計(jì)數(shù)器進(jìn)行計(jì)時(shí)即可。為便于顯示燈亮的時(shí)間，計(jì)數(shù)器的輸出均采用BCD碼，顯示由4個(gè)數(shù)碼管來完成，A方向和B方向各用兩個(gè)數(shù)碼管?？捎萌缦鲁绦蛎枋觯?/p>

　　……

　　else begin//倒計(jì)時(shí)

　　if（numa》1）

　　if（numa［3:0］==0）begin

　　numa［-3:0］《=4b1001;

　　numa［7:4］《=numa［7:4］-1;

　　end

　　else numa［3:0］《=numa［3:0］-1;

　　if（numa==2） tempa《=0;

　　end

　　此外，本設(shè)計(jì)中還設(shè)定A方向紅、綠、黃、左拐燈亮的時(shí)間分別為65秒、40秒、5秒和15秒，B方向紅、綠、黃、左拐燈亮的時(shí)間分別為：55秒、30秒、5秒和15秒。假如要改變這些時(shí)間只須改變計(jì)數(shù)器的預(yù)置數(shù)即可。程序描述如下：

　　……

　　begin//設(shè)置各種燈的計(jì)數(shù)器的預(yù)置數(shù)

　　ared《=8b01010101;//65s

　　ayellow 《=8b00000101;//5s

　　agreen 《=8b01000000; //40s

　　aleft 《=8b00010101; //15s

　　bred 《=8b01100101; //55s

　　byellow 《=8b00000101; //5s

　　bleft 《=8b00010101; //15s

　　bgreen 《=8b00110000; //30s

　　end

　　為了更直觀地加以描述，將上面的文本模塊編譯生成一個(gè)符號(hào)，并加上輸入輸出引腳，構(gòu)成完整的交通燈控制器頂層電路。如圖2所示。

　　圖2 交通燈控制器電路

　　4 仿真結(jié)果

　　仿真運(yùn)行是HDL的強(qiáng)大功能之一，雖然與現(xiàn)場(chǎng)環(huán)境不可能完全一致，但可以幫助設(shè)計(jì)者解決邏輯錯(cuò)誤，如果在設(shè)計(jì)時(shí)能夠?qū)⑵骷r(shí)序和時(shí)延時(shí)間考慮完整，并作好準(zhǔn)確的描述，就可以最大程度的模擬真實(shí)環(huán)境，對(duì)最后生成的電路改動(dòng)較少，節(jié)約了成本。本設(shè)計(jì)對(duì)整個(gè)交通燈控制器用MAX+PLUS軟件編譯并進(jìn)行時(shí)序仿真。

　　5 總結(jié)

　　erilog HDL有著類似C語言的風(fēng)格，易于學(xué)習(xí)和掌握。與傳統(tǒng)的原理圖輸入設(shè)計(jì)方法相比較，Verilog HDL更適用于規(guī)模日益增大的數(shù)字系統(tǒng)，用Verilog HDL等硬件描述語言進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì)是當(dāng)前EDA發(fā)展的趨勢(shì)，也是一種具有廣闊前景的集成電路開發(fā)工具。