淺析EDA技術(shù)的未來

摩爾定律沒失靈，EDA行業(yè)在保持贏利的情況下受到挑戰(zhàn)。要保持盈利，就需要將重點從硅結(jié)構(gòu)設(shè)計轉(zhuǎn)到系統(tǒng)產(chǎn)生上來。

要點

● 加工技術(shù)的進步正向傳統(tǒng)的 ASIC 設(shè)計方法提出挑戰(zhàn)。

● 使用應(yīng)用處理單元的群集器將會把開發(fā)負擔(dān)轉(zhuǎn)移給軟件。

● ESL 將成為 EDA 市場中發(fā)展最快的部分。

● 設(shè)計師將增加 FPGA 和 結(jié)構(gòu)化 ASIC在系統(tǒng)中 的使用量。

EDA 行業(yè)是一個服務(wù)性行業(yè)。它的成長方式仰賴于它所服務(wù)的行業(yè)的發(fā)展方向與實力。半導(dǎo)體行業(yè)一直是，而且將始終是EDA 成長的首要動力。消費類產(chǎn)品業(yè)已取代IT（信息技術(shù)）成為對 EDA 公司開發(fā)的產(chǎn)品類型有決定性影響的第二個最重要動力。這兩種動力產(chǎn)生了對 EDA 工具需求的重大變化，于是，EDA 行業(yè)工具的類型正面臨一個重大的轉(zhuǎn)變，以滿足新的市場與另外的需求。

半導(dǎo)體行業(yè)具有新的能力支持制作越來越小的晶體管幾何圖形，從而影響著 EDA 行業(yè)。這種演進并不新鮮。科學(xué)家摩爾（Gordon Moore）在 40 年前就說過，一個器件上的晶體管數(shù)量將會每 18 個月翻一番。半導(dǎo)體行業(yè)很快就把這一論述稱為“摩爾定律”。摩爾的預(yù)言迄今已成為現(xiàn)實，半導(dǎo)體制造能力達到在一塊晶圓片上制造出越來越小的晶體管的加工程序，即節(jié)點，從而提高加工技術(shù)。對可實現(xiàn)工藝的預(yù)測表明，摩爾定律至少在今后 6 ～ 8 年內(nèi)仍然有效。在幾乎所有的情況下，半導(dǎo)體制造廠只要在一塊芯片上制作出比以前工藝尺寸更小的晶體管，只要暫時加大芯片尺寸，就能實現(xiàn)晶體管數(shù)量翻一番的預(yù)測。今后10年晶體管數(shù)量能否繼續(xù)翻番并不明朗，而且將取決于新技術(shù)，而不是取決于現(xiàn)有方法的不斷改進。

新世紀(jì)的演進

新世紀(jì)之初，工程師可以通過光學(xué)方法形成標(biāo)稱幾何尺寸為 0.18 微米的幾何圖形來制造器件。直到那時為止，設(shè)計所需的尺寸是工程師面臨的最有挑戰(zhàn)性的障礙。但是，你在一塊芯片上做的設(shè)計越大，問題就越復(fù)雜。EDA 工具必須既能處理較大的設(shè)計數(shù)據(jù)庫，又能處理設(shè)計層次。工程師采用層次法將設(shè)計分成許多可管理的部分。每一部分都是一個單元，內(nèi)含一個功能和一個有明確定義的接口。為了應(yīng)對每一單元的復(fù)雜性，工程師們使用支持 RTL（寄存器傳輸級）抽象的 HDL（硬件描述語言），如 Verilog 或 VHDL。邏輯合成工具利用生產(chǎn)該器件的工廠所特有的基本邏輯塊庫，將這種描述轉(zhuǎn)換成由門組成的網(wǎng)表，布局與布線工具產(chǎn)生制造掩模所需的拓撲結(jié)構(gòu)，以便生產(chǎn)器件。這種方法幾乎無例外地適用于0.18 微米工藝節(jié)點。

2002 年，半導(dǎo)體技術(shù)又向前邁進了一步，開始支持 0.13 微米特征尺寸。從表面上看，這一步幾乎是制造工藝的正常演進。然而，這一步卻帶來了重大的突變，從而需要使用新的設(shè)計與制造方法，并產(chǎn)生了很多新問題。對光刻膠上電路圖形曝光所需的光源波長要小于可見光，因此制造商使用 RET（中間掩模增強技術(shù)）和 OPC（光學(xué)鄰近效應(yīng)校正）技術(shù)來實現(xiàn)所需的線條銳度，因而要求 EDA 工具用新的或增強的 DFM（可制造性設(shè)計）工具支持新的制造方法。

較小晶體管幾何圖形帶來的其他許多后果，對設(shè)計方法產(chǎn)生了更大的影響。有兩個因素尤其需要新的開發(fā)工具：一個是邏輯門的尺寸，現(xiàn)在一般小于將門互連起來的跡線，另一個是跡線的寬度有時比跡線的高度還小。在第一種情況下，工程師必須使用新工具來正確地預(yù)測電路的物理與邏輯行為；在第二種情況下，工程師需要考慮寄生效應(yīng)，因為它可能會使跡線變成天線。EDA 供應(yīng)商必須開發(fā)一套新工具，以支持設(shè)計師采用 0.13 微米工藝。物理綜合代替了邏輯綜合。物理綜合工具要與布局布線工具協(xié)同工作，以確定電路的拓撲結(jié)構(gòu)，因為由此產(chǎn)生的電路的功能特性和物理特性都會影響電路的正確性。在 2004 年，領(lǐng)先的設(shè)計人員已用 90 納米工藝進行 IC 設(shè)計，半導(dǎo)體制造商展示了用 65 納米工藝制造的試驗性電路。65 納米技術(shù)能早至2005年后期用來制造器件。

從摩爾定律產(chǎn)生直到 0.13 微米工藝節(jié)點為止，設(shè)計師只需懂得邏輯設(shè)計就能設(shè)計出實用的 IC。如今，由于需要使用物理綜合，設(shè)計師必須懂得支配電路行為的基本物理定律。不幸的是，在大學(xué)期間受這方面良好培訓(xùn)的設(shè)計師寥寥無幾。這種情況就給EDA 工具增加了很大負擔(dān)，其中包括幫助用戶解決他們并不完全理解的問題。雖然 EDA 制造商已經(jīng)并繼續(xù)將大量資源投入到新工具的開發(fā)和改進方面，但是，在半導(dǎo)體行業(yè)的制造能力與設(shè)計師和EDA 工具高效率而又經(jīng)濟地開發(fā)電路的能力之間的差距正在 加大。這一狀況導(dǎo)致半導(dǎo)體制造廠開工不足，從而最終增加了晶圓片成本。

消費類產(chǎn)品特別是通信和圖形設(shè)備，已替代計算引擎和信息存儲產(chǎn)品，成為系統(tǒng)制造商的主要市場。這些系統(tǒng)公司是 EDA 供應(yīng)商的最重要客戶，它們的技術(shù)需求和經(jīng)濟需求直接影響 EDA 行業(yè)的興衰。消費類產(chǎn)品與 IT產(chǎn)品之所以不同，乃是因為消費類產(chǎn)品的市場窗口比較短，對價格競爭比較敏感。一家公司要想取得成功，就必須快速開發(fā)產(chǎn)品，開發(fā)時間一般都不到一年，并以足夠快的速度回收開發(fā)成本，這樣產(chǎn)品才有獲利機會。Cadence 設(shè)計系統(tǒng)公司主席兼首席執(zhí)行官 Ray Bingham 利用一家研究公司 IBS的數(shù)據(jù)預(yù)測，用 90 納米工藝制造的典型產(chǎn)品需要投資 5500 萬美元以敷 NRE（非經(jīng)常性工程）費用。一家指望實現(xiàn)收入等于其投資 10 倍這一正常目標(biāo)的公司，要靠該產(chǎn)品獲得 5.5 億美元的收入。由于消費市場不斷需要新功能和新穎產(chǎn)品，公司必須開發(fā)一個很大的產(chǎn)品市場，快速地獲得收入來補償開發(fā)成本。在一個產(chǎn)品的市場壽命周期內(nèi)，15 倍于投資的收入將達 8.25 億美元。當(dāng)你考慮到一種消費類產(chǎn)品的典型市場壽命不到 18 個月時，鮮有公司能達到上述兩個目標(biāo)中第一個目標(biāo)，更不用說第二個目標(biāo)了。

新的解決方案

當(dāng)一個問題的解決方案太難實現(xiàn)時，大多數(shù)工程師都會去嘗試一種不同的方法。甚至在 0.13 微米工藝節(jié)點，SOC（單片系統(tǒng)） 器件設(shè)計師正愈來愈多地使用軟件來實現(xiàn)所需功能。IBS 公司計算了各種工藝節(jié)點的軟件和硬件的平均開發(fā)成本。在功能縮減的同時，軟件開發(fā)所占的百分比隨著特征尺寸的縮小而繼續(xù)增大，軟件開發(fā)成本也成比例地增長。0.13 微米制造工藝已經(jīng)提供的工作特性，能使處理器維持足夠快的執(zhí)行速度，從而使工程師可以用軟件替換硬件來實現(xiàn)許多功能。當(dāng)然在執(zhí)行速度至關(guān)重要的情況下，專用硬件仍是一種較好的選擇。但是，這些情況曾一度普遍存在，以至成為整個 ASIC 行業(yè)的需求，而現(xiàn)在則越來越少見。

當(dāng) 65 納米加工技術(shù)及更小尺寸加工技術(shù)具備規(guī)模生產(chǎn)能力時，其加工速度將使人們在大多數(shù)情況下有可能采用專用處理單元。設(shè)計師將能在一塊芯片上包括幾個處理單元以及足以存儲復(fù)雜應(yīng)用程序的內(nèi)存。為確保最高的處理速度與合適的帶寬，處理單元必須通過一個網(wǎng)絡(luò)進行通信，這是因為一條總線會太大，并會構(gòu)成一個在避免相關(guān)寄生現(xiàn)象時要制造的具有挑戰(zhàn)性的物理結(jié)構(gòu) 。COD（clusters on die，單片群集器）將代替 SOC。幾個 APU（應(yīng)用處理單元）通過片上網(wǎng)絡(luò)進行通信，協(xié)同提供實現(xiàn)一個系統(tǒng)所需的處理能力。一種COD 體系結(jié)構(gòu)的兩個普通實例。上部示出一種普通解決方案；下部則示出一種更專用的體系結(jié)構(gòu)，其中 APU 有專用的內(nèi)存，或者可以共享一個專用的內(nèi)存空間。

除了一些處理單元和內(nèi)存以外，工程師還要處理芯片上的某些定制區(qū)域，這些區(qū)域可用來以硬件為中心實現(xiàn)各種功能。由于受經(jīng)典 ASIC 和結(jié)構(gòu)化 ASIC 的共同影響，用于這一區(qū)域的技術(shù)的選用將有所不同。如果芯片上有群集器的計算能力可供利用，則是否需要重新可編程尚不明朗?？赡苄院艽蟮氖?，這種“芯片”實際將由至少兩片組成—— 一片包含數(shù)字邏輯電路，另一片包含模擬電路。這種物理分割將是用不同的工藝分別制作數(shù)字和模擬邏輯電路所必需的。這一方法有幾個優(yōu)點：它能繼續(xù)得益于新的加工技術(shù)；它使用大型的宏塊；它可以讓用戶通過重新編程來使產(chǎn)品升級，從而降低一個產(chǎn)品系列在市場壽命期內(nèi)的成本。

一直從事通用 CPU 業(yè)務(wù)的公司如 Intel公司、AMD公司、TI公司、Motorola公司和 IBM公司，都可能進入 COD 市場，并提供強大的計算平臺，各個系統(tǒng)公司可能會以它們首先使用大型主機，然后使用微型電腦，最后使用微處理器的方式使用這些平臺。設(shè)計師的主要工作將從設(shè)計硅門電路轉(zhuǎn)變?yōu)樵O(shè)計大多由軟件實現(xiàn)的方法。這種方法盡管乍看起來是革命性的，但實際上卻是過去幾年來開發(fā)的各種技術(shù)與市場的演進。這些技術(shù)與市場領(lǐng)域包括可重配置的指令處理器、IP（知識產(chǎn)權(quán)）開發(fā)與銷售、軟/硬件協(xié)同設(shè)計（也稱為 ESL 設(shè)計，即電子系統(tǒng)級設(shè)計）、結(jié)構(gòu)化 ASIC以及可重配置的硬件系統(tǒng)。

IBM 公司通過與 Xilinx 簽訂包含 PowerPC芯 核的分銷協(xié)議，在IP市場上獲得 了寶貴的經(jīng)驗。盡管大多數(shù)的反饋只是來自 FPGA 產(chǎn)品，但客戶也在 ASIC 產(chǎn)品中使用 FPGA。在處理器芯核領(lǐng)域，ARM 公司的標(biāo)準(zhǔn)處理器芯核處于領(lǐng)先地位，而Tensilica 公司的可配置處理器則首屈一指。此外，CoWare公司 推出的 LisATek 系列產(chǎn)品，能幫助設(shè)計師開發(fā)專用處理器。Tensilica公司報道說，它有好幾個客戶在一塊芯片上使用多至 6個可配置處理器，并修改指令集，以便生產(chǎn)專用處理器。 Synopsys 公司正在著重向 IP 市場進軍。Synopsys 公司主席兼首席執(zhí)行官 Aart de Geus 說：“系統(tǒng)設(shè)計就是有系統(tǒng)地反復(fù)使用IP?！痹O(shè)計師很可能就是用 IP 來填充 COD 可配置部分中的大部分可用空間。這樣，他們就可以利用經(jīng)過驗證的芯核來縮短開發(fā)時間，提高可靠性。

Arteris公司 正在開發(fā)單片網(wǎng)絡(luò)技術(shù)，該技術(shù)基于一種以獲專利的交換結(jié)構(gòu)方案，用來管理多用途數(shù)據(jù)包。該公司聲稱，它的方案與許多商用總線協(xié)議兼容，其中包括 OCP 和 AMBA。為了達到能使產(chǎn)品盈利的成品率水平，半導(dǎo)體制造商、EDA 廠商以及最終用戶將不得不合作開發(fā)產(chǎn)品，因為在使用 VDSM（極深亞微米）制造工藝時，在工作流程早期做出的設(shè)計決策將對產(chǎn)品可制造性程度造成影響。設(shè)計師必須更加熟悉制造工藝，而制造工程師也必須學(xué)會評估折衷的設(shè)計成本。正如你能看到的，VDSM 項目錯綜復(fù)雜，將需要把大量投資不僅用在開發(fā)方面，而且還要用在培訓(xùn)和項目管理方面。所以，在大多數(shù)情況下，制造可編程的標(biāo)準(zhǔn)部件要比單純制造 ASIC 器件更有意義。

ASIC 設(shè)計的演進

Virage Logic 公司總裁兼首席執(zhí)行官 Adam Kablamian 在今年 EDAC（電子設(shè)計自動化論壇）上演講時指出：盡管 EDA 是電子行業(yè)中最小的領(lǐng)域，但所有其它領(lǐng)域都要依靠它的能力才能成功。COD 產(chǎn)品的出現(xiàn)將增大 EDA 市場的規(guī)模，因為用于這些產(chǎn)品的軟件應(yīng)用開發(fā)需求足以補償 DFM 工具銷售量的下滑。Kablamian 還預(yù)計：隨著EDN 領(lǐng)域的供應(yīng)商進入 SIP（半導(dǎo)體知識產(chǎn)權(quán)）市場，與半導(dǎo)體領(lǐng)域相關(guān)的一些收入將轉(zhuǎn)移至EDA領(lǐng)域。SIP是一個新術(shù)語，它取代“硬宏”來描述那些以“立即制造“的格式銷售的芯核。SIP的優(yōu)點是半導(dǎo)體制造商已驗證了SIP的可制造性，因此，系統(tǒng)結(jié)構(gòu)師可以馬上把SIP集成到設(shè)計中，而無需擔(dān)心成品率問題。SIP供應(yīng)商將需要提供各種芯核的行為模型，TenisonEDA 公司和 Carbon Design 公司都提供能產(chǎn)生可執(zhí)行的模型的工具，兩家公司可以推銷這些模型，但卻仍能保護原始設(shè)計的IP價值。

供應(yīng)商產(chǎn)品收益分配上的大變化，將是前端工具收益增長，后端工具收益下降。Dataquest 公司首席分析師 Gary Smith 幾年前就預(yù)測 ESL 市場會很快擴展并多樣化。設(shè)計復(fù)雜度的增加要求工程師們在比 RTL 更高的抽象層次上工作，出于不同的，但卻是重要的復(fù)雜性原因，半導(dǎo)體制造商必須加大對后端轉(zhuǎn)換的控制。優(yōu)化一個設(shè)計可制造性的復(fù)雜程度使 RTL 交接成為一項標(biāo)準(zhǔn)。支持這種方法的半導(dǎo)體制造商寥寥無幾，因為許多客戶仍然相信他們必須直接參與芯片的布局。但現(xiàn)在情況已經(jīng)越來越明顯，一旦設(shè)計師在物理綜合輸入的抽象層次上驗證了一個設(shè)計的功能特性，熟悉制造問題的工程師就能更好地處理綜合問題和布局布線問題。完成這種工作最佳人選在半導(dǎo)體制造商，而不在系統(tǒng)公司。結(jié)構(gòu)化 ASIC 器件從自身的特性來講就需要 RTL 交接。

行為綜合也在經(jīng)歷一場變革。首先，業(yè)界用錯了“行為”一詞。根據(jù) Merriam-Webster公司的在線詞典，“行為”有三種基本定義，它們?nèi)寂c生命體（人類或動物）有關(guān)。硬件沒有行為，而是運行。制造商應(yīng)該把將算法描述變換成硬件實現(xiàn)方法的工具稱為“算法”綜合。這一領(lǐng)域把MathWorks 公司的 Matlab 和 Simulink 模型，而不是傳統(tǒng)的 HDL 模型用作輸入，正在DSP 設(shè)計方面展現(xiàn)出美好的前景。多年來，設(shè)計師們都使用這些工具開發(fā) DSP 算法，然后不得不使用 Verilog 或 VHDL 將設(shè)計重新輸入，以完成設(shè)計綜合。Accelchip公司率先使用 Matlab 作為 DSP 綜合的輸入，Catalytic公司 隨后也這樣做，Synplicity 公司現(xiàn)在已推出一些工具，可直接根據(jù) Matlab 和 Simulink 描述生成設(shè)計的門電路級表述。

盡管形式驗證技術(shù)取得了進展，但驗證仍然是一個主要關(guān)心的問題。Jasper Design 解決了設(shè)計規(guī)范（而不是其實現(xiàn)方法）的驗證，從而擴大了形式驗證的范圍。為了更好地支持功能驗證，Mentor Graphics公司 推出了 一種可升級的驗證產(chǎn)品，它支持?jǐn)?shù)字、模擬、混合信號以及軟/硬件仿真環(huán)境；Cadence 推出了多語言 Incisive 驗證平臺；Synopsys公司 正在率先推出作為精選的電子系統(tǒng)設(shè)計探索語言的SystemVerilog。Co-Ware 公司試圖利用其在 SystemC 市場上的領(lǐng)先地位，但SystemC語言正確仿真異步和并行硬件事件的能力有限，因此工程師們僅僅把它用來開發(fā)數(shù)字設(shè)計子集。一些EDA 公司需要做出更大的努力，去了解軟件工程師們的驗證需求，以便利用系統(tǒng)解決方案中比重不斷增大的軟件內(nèi)容。因為正推動和將會推動電子系統(tǒng)市場發(fā)展的許多消費類產(chǎn)品都取決于連接性，所以專們從事 RF 設(shè)計的公司，如 AWR公司 和 Agilent Eesof公司，可能會在增加 EDA 收益方面發(fā)揮重要作用。

當(dāng)加工尺寸小于 90 納米時，F(xiàn)PGA 和結(jié)構(gòu)化 ASIC 市場將會增長而傳統(tǒng)的 ASIC市場將會下降。雖然Xilinx公司 專心致志開發(fā) FPGA，但 Altera公司 則已進入結(jié)構(gòu)化 ASIC 市場。 FPGA 的制造受制造商的控制，而器件結(jié)構(gòu)則是標(biāo)準(zhǔn)的。因此，一旦設(shè)計師開發(fā)并驗證了一種工藝，工程師就可以用它生產(chǎn) FPGA 器件。所以，設(shè)計師將享受因隨心所欲地使用速度和容量都在不斷提高的可編程器件所帶來的好處。開發(fā)使用 FPGA 系統(tǒng)的工具將與現(xiàn)在用來開發(fā) ASIC 的工具一樣復(fù)雜。因此， FPGA 供應(yīng)商開發(fā)自己的專有工具將變得將越來越不可取，而布局與布線工具是個例外。 傳統(tǒng) EDA 供應(yīng)商，如Mentor Graphics公司 和 Synplicity公司，已證明這一市場是有利可圖的。Synopsys公司再次試圖增加這一市場份額，而新進入這一市場的公司，如 Celoxica公司、Accelchip公司 和 Catalytic公司，正在推出 FPGA 設(shè)計技術(shù)。盡管 ASIC 工具的增長正在減速，而且`最終將由增長變?yōu)橄陆?，但新的?yīng)用領(lǐng)域正在出現(xiàn)。EDA 市場會隨著其客戶的性質(zhì)而變化，但整體市場無疑將繼續(xù)增長下去。
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