新思科技解讀EDA加速芯片設(shè)計(jì)的并行開發(fā)驗(yàn)證

　　總有人給摩爾定律判死刑，其實(shí)提高晶體管集成度的比賽遠(yuǎn)未結(jié)束，不過困難確實(shí)在累積。先進(jìn)工藝日益接近物理極限，需要考慮的參數(shù)就日益增多，寄生效應(yīng)就日益嚴(yán)重，新工藝量產(chǎn)的風(fēng)險(xiǎn)與不確定性也就日益加大。具體來看，5納米工藝設(shè)計(jì)規(guī)則是28納米工藝的5倍，5納米工藝仿真任務(wù)量是28納米工藝100倍，版圖復(fù)雜度大幅增加。從系統(tǒng)角度來看，復(fù)雜度也是指數(shù)型上升：應(yīng)用場景變多，架構(gòu)變從同構(gòu)向異構(gòu)轉(zhuǎn)變，應(yīng)用軟件的規(guī)模也大增。

　　在新思科技中國副總經(jīng)理謝仲輝看來，當(dāng)前芯片開發(fā)面臨的挑戰(zhàn)主要來自兩個(gè)方面，一個(gè)來自制造實(shí)現(xiàn)，另一個(gè)則來自設(shè)計(jì)和驗(yàn)證階段，在時(shí)間條件約束下，這兩個(gè)挑戰(zhàn)難度就更大了?！肮に嚭烷_發(fā)都變得非常復(fù)雜，但進(jìn)入市場的時(shí)間窗口并沒有大的變化，大家還是希望12到18個(gè)月能流片，或者說兩年時(shí)間芯片進(jìn)入量產(chǎn)，在時(shí)間窗口不變的前提下，先進(jìn)工藝開發(fā)問題邊復(fù)雜很多?！?/p>

　　EDA廠商在新工藝開發(fā)中的作用

　　在制造層面，可制造性與良率是新工藝最重要的指標(biāo)?？芍圃煨耘c良率也不再只是晶圓廠來保證，EDA廠商、IP廠商以及最終使用新工藝的設(shè)計(jì)公司都要參與其中。謝仲輝說：“一定要有DTCO（設(shè)計(jì)工藝協(xié)同優(yōu)化），設(shè)計(jì)和工藝之間要做共同優(yōu)化，在前期還不成熟的時(shí)候，工藝就要和設(shè)計(jì)緊密結(jié)合，只要這樣才能確保單元庫、IP、后端設(shè)計(jì)與工藝產(chǎn)線的特性能夠緊密吻合，才能避免良率低或者芯片特性與設(shè)計(jì)不一致等問題?！?/p>

　　除了協(xié)同晶圓廠和設(shè)計(jì)公司做好DTCO， EDA公司在新工藝開發(fā)中的角色也越來越重要。在新工藝預(yù)研階段，材料特性研究是重點(diǎn)，因此需要對工藝配方建模仿真。“先進(jìn)工藝工序特別多，如果每道工序都用硅片去做實(shí)驗(yàn)，耗財(cái)耗時(shí)，這就需要用建模的方法去設(shè)計(jì)實(shí)驗(yàn)（即以仿真替代部分實(shí)際物料實(shí)驗(yàn)）?！睋?jù)謝仲輝介紹，利用新思科技的材料配方建模工具，可以降低實(shí)驗(yàn)成本，快速確定材料配比。

　　在新工藝材料配方確定后，就進(jìn)入試產(chǎn)階段，這時(shí)候晶圓廠需要利用合作廠商提供的存儲(chǔ)器、處理器等IP跑測試片，新思科技的IP團(tuán)隊(duì)就會(huì)針對新工藝特性設(shè)計(jì)IP，以幫助晶圓廠完成試產(chǎn)階段的測試片流程。

　　同時(shí)，設(shè)計(jì)工具團(tuán)隊(duì)也會(huì)在試產(chǎn)階段介入，根據(jù)新工藝特性對流程和設(shè)計(jì)規(guī)則快速迭代，以便新工藝開放時(shí)工程師就有趁手的工具。規(guī)則會(huì)越來越多，過孔要打多開，布線間距可以放多少，這些設(shè)計(jì)規(guī)則都要在新工藝試產(chǎn)階段就要定下來，有這些規(guī)則做基礎(chǔ)，開發(fā)者才能夠在工具上進(jìn)行自動(dòng)化設(shè)計(jì)。

　　“工藝工具和IP要差不多同時(shí)和晶圓廠新產(chǎn)線去配合做新工藝研發(fā)，設(shè)計(jì)工具稍晚，但也會(huì)在試產(chǎn)早期階段就會(huì)介入。”

　　并行開發(fā)（Shift Left）勢在必行

　　在制造實(shí)現(xiàn)上，工具廠商介入越來越深，在設(shè)計(jì)與驗(yàn)證上，也需要“左移（Shift Left，時(shí)間軸上左移，即并行開發(fā)驗(yàn)證）”。傳統(tǒng)開發(fā)方法各環(huán)節(jié)順序進(jìn)行，先硬件后軟件，軟硬件之間的協(xié)同非常少，軟件開發(fā)需要等芯片RTL（硬件描述）代碼寫好以后再到FPGA上去進(jìn)行，或者用舊款芯片開發(fā)，等新款芯片回來以后再做迭代開發(fā)，這樣軟件開發(fā)工作啟動(dòng)晚，而通過軟件激勵(lì)發(fā)現(xiàn)硬件問題就會(huì)更晚，如果流片以后才發(fā)現(xiàn)，解決方法是要么芯片改版，要么用軟件做一個(gè)權(quán)變方案——通常意味著損失性能。而在系統(tǒng)越來越復(fù)雜的背景下，串行開發(fā)驗(yàn)證的弊端越來越大，動(dòng)輒集成數(shù)十億晶體管的先進(jìn)工藝芯片，軟件開發(fā)工作異常復(fù)雜，已經(jīng)到了開發(fā)方法不“左移”就無法在兩年內(nèi)量產(chǎn)的地步。

　　開發(fā)左移的基礎(chǔ)是虛擬原型化。傳統(tǒng)的物理原型化是在FPGA上進(jìn)行功能驗(yàn)證，如前所述，這種開發(fā)流程需要等RTL代碼完成以后才能進(jìn)行軟件開發(fā)，而虛擬原型化采用C等高級(jí)語言來建模，軟件無需等RTL代碼開發(fā)完成就可以在虛擬原型搭建的系統(tǒng)上進(jìn)行開發(fā)。謝仲輝說：“這就是數(shù)字孿生的概念，物理世界里面的任何事物都可以用一個(gè)數(shù)字化模型來表征，而EDA廠商已經(jīng)將芯片開發(fā)中用到的大部分模型建好，開發(fā)者根據(jù)產(chǎn)品的規(guī)格要求，利用新思科技等廠商提供的成熟模型，例如處理器與USB、PCIe等接口模型做定制化配置，再加上自己獨(dú)有的行為模型，就可以在原型化系統(tǒng)上進(jìn)行軟件開發(fā)?！?/p>

　　用虛擬原型化取代FPGA原型化，并不意味著RTL驗(yàn)證就不需要。在先進(jìn)工藝開發(fā)中，RTL代碼完成后，通常會(huì)放入硬件仿真器去做全芯片系統(tǒng)的優(yōu)化與驗(yàn)證，要把性能與功耗等問題，盡可能在硬件仿真時(shí)發(fā)現(xiàn)。先進(jìn)工藝芯片規(guī)模巨大，這就要求硬件仿真器速度要快，容量要大，就像新思科技的ZeBu等產(chǎn)品，能把所有信號(hào)都抓出來進(jìn)行分析。

　　“這樣從抽象層到RTL層全面覆蓋，目標(biāo)就是在流片前把場景驅(qū)動(dòng)的軟硬件問題一并找出來并解決掉，這就是當(dāng)前先進(jìn)工藝開發(fā)方法學(xué)的大方向?！敝x仲輝總結(jié)，根據(jù)項(xiàng)目復(fù)雜度不同，采用新思提出的新開發(fā)方法學(xué)，可以把開發(fā)進(jìn)度提前3到9個(gè)月不等，在大型SoC開發(fā)中節(jié)省3到9個(gè)月可能決定著一款產(chǎn)品在市場上是否能搶到時(shí)間窗口。

　　異構(gòu)越來越普遍

　　立體封裝與異構(gòu)集成是當(dāng)前提高集成度的重要方法。進(jìn)入FinFET時(shí)代，工藝每升級(jí)一代，仍然表現(xiàn)出功耗降低、性能提升、尺寸變小的趨勢，但與平面工藝相比，工藝升級(jí)帶來的紅利明顯降低，正如謝仲輝所說：“工藝尺寸變小讓開發(fā)者在面積上更有把握，但與過去（平面工藝）相比，現(xiàn)在工藝升級(jí)帶來的功耗降低與性能提升效果甚微，沒那么線性了?！?/p>

　　立體封裝（3D封裝）流行的另一個(gè)原因是集成電路不同模塊對工藝要求差異變大。處理器、大規(guī)模計(jì)算專用集成電路等需要用到7納米、5納米等先進(jìn)工藝；而IO接口并不需要很先進(jìn)的工藝，16納米就可以滿足；大容量存儲(chǔ)器是獨(dú)立工藝，并不是標(biāo)準(zhǔn)邏輯工藝。所以，處理器、IO和存儲(chǔ)器可以用不同工藝生產(chǎn)，最后用系統(tǒng)級(jí)封裝將三塊集成起來，形成一顆集成電路產(chǎn)品。

　　“它外面看起來是一顆芯片，里面是三個(gè)die（裸芯片）整合在一起，加一塊電路板封裝在一起，這是一種很精密的電路集成，不能再叫芯片，又回到‘集成電路’這個(gè)定義?！敝x仲輝解釋，3D封裝是目前做復(fù)雜異構(gòu)的主流方式。

　　謝仲輝強(qiáng)調(diào)，在單顆裸芯片的內(nèi)部也有異構(gòu)，里面可能集成處理器、DSP、AI加速器、總線、緩存（Cache）等不同功能，軟件開發(fā)就會(huì)特別復(fù)雜，如果沒有良好的工具來做軟件與硬件之間的橋梁，硬件性能就不能得到很好的發(fā)揮。，

　　“立體封裝和異質(zhì)集成需要兩類工具。一類跟實(shí)現(xiàn)相關(guān)，系統(tǒng)級(jí)封裝（即立體封裝）工具要考慮如何實(shí)現(xiàn)自動(dòng)化加工，還要具有分析功耗、封裝特性和信號(hào)完整性的能力；一類是應(yīng)用相關(guān)，即系統(tǒng)開發(fā)相關(guān)，怎么把軟件架構(gòu)和硬件架構(gòu)做到無縫連接，讓用戶看不到底層復(fù)雜的異構(gòu)架構(gòu)，即軟件界面要很整合、底層驅(qū)動(dòng)要很智能、軟件和硬件的中間層開發(fā)環(huán)境要優(yōu)化到位，用起來和單一架構(gòu)一樣很自然，以最大限度提高開發(fā)效率，” 謝仲輝告訴探索科技（ID：techsugar）。

　　完備驗(yàn)證方法在復(fù)雜SoC開發(fā)中的必要性

　　IP化開發(fā)是節(jié)約復(fù)雜SoC開發(fā)成本的關(guān)鍵方法，不過先進(jìn)工藝IP也越來越貴。在謝仲輝看來，這主要由兩個(gè)原因?qū)е?，第一是使用先進(jìn)工藝開發(fā)IP的成本在大幅增加，研發(fā)人力投入與工藝流片投入加劇，先進(jìn)工藝流片費(fèi)用非常貴，往往要幾百萬到上千萬美元；此外，先進(jìn)工藝的客戶數(shù)量相對較少，這樣分?jǐn)偟矫考铱蛻纛^上的費(fèi)用也在增加。

　　不管是工藝本身的流片費(fèi)用，還是IP使用費(fèi)用，以及人力成本都在上升，尤其是驗(yàn)證與系統(tǒng)實(shí)現(xiàn)上，需要比以往多得多的人力?！耙郧翱赡苤恍枰獪y10個(gè)場景，但現(xiàn)在需要測上萬個(gè)甚至10萬個(gè)場景，驗(yàn)證工作量變大，驗(yàn)證的難度或者說維度變大了?！敝x仲輝表示，手機(jī)處理器等SoC的人力配置上，芯片設(shè)計(jì)工程師與驗(yàn)證工程師（含軟件工程師）的比例可能會(huì)達(dá)到1比10，“現(xiàn)在設(shè)計(jì)工程師與驗(yàn)證工程師的比例，可以達(dá)到1:5到1:10的規(guī)模，SoC要有好的用戶體驗(yàn)，大部分都與系統(tǒng)驗(yàn)證的人相關(guān)，與跟軟件的人相關(guān)?！?/p>

　　采用7納米或5納米工藝的芯片，一顆產(chǎn)品從立項(xiàng)到量產(chǎn)通常需要數(shù)千萬美元，如果不引入最先進(jìn)的方法學(xué)，項(xiàng)目風(fēng)險(xiǎn)就會(huì)大到難以承受。所以，在先進(jìn)工藝節(jié)點(diǎn)上，新的開發(fā)方法學(xué)就成為必需，新方法學(xué)包括完備的驗(yàn)證手段，以及虛擬原型化和硬件仿真等加速開發(fā)進(jìn)度的工具?！巴陚涞尿?yàn)證方法就像買保險(xiǎn)，可以鎖定市場風(fēng)險(xiǎn)。做一個(gè)掩膜版的改變，時(shí)間至少增加3個(gè)月，又要多花幾百萬美元，而且可能錯(cuò)過最佳市場時(shí)間窗口，幾千萬美元全部打水漂?！痹谥x仲輝看來，完備的驗(yàn)證方法，對復(fù)雜SoC開發(fā)項(xiàng)目的風(fēng)險(xiǎn)控制，是非常必要的。

　　TechSugar 文︱王樹一