一文淺析IC設(shè)計(jì)的高扇出的危害、RAM相關(guān)知識(shí)

IC前后端：高扇出的危害

1、什么是高扇出？

高扇出指的是一個(gè)邏輯單元驅(qū)動(dòng)的邏輯單元過(guò)多。常見(jiàn)于寄存器驅(qū)動(dòng)過(guò)多的組合邏輯單元。至于驅(qū)動(dòng)多少邏輯單元算過(guò)多，需要根據(jù)工藝，后端實(shí)現(xiàn)情況以及芯片本身類(lèi)型來(lái)決定。

一般來(lái)說(shuō)如果驅(qū)動(dòng)邏輯大于10K以上，算是比較多的了。

2、高扇出有哪些危害？

危害1：驅(qū)動(dòng)能力下降，時(shí)序緊張

扇出過(guò)高也就是也就意味了負(fù)載電容過(guò)大，電路原理基礎(chǔ)告訴咱們，負(fù)載電容越大，充放電速度越慢，電平跳變所需要的時(shí)間增加，即驅(qū)動(dòng)能力下降，時(shí)序更加緊張。面對(duì)高扇出的情況，后端工具通常會(huì)通過(guò)插入buffer增加驅(qū)動(dòng)能力，然后插入buff又會(huì)增加延時(shí)，造成時(shí)序緊張。

危害2：不利于布局布線，會(huì)增加走線延時(shí)

高扇出的情況通常意味著負(fù)載end_point分布在block的各個(gè)位置。而驅(qū)動(dòng)的start_point需要放置在相對(duì)應(yīng)的中心位置，這就意味到start_point到end_points的走線延時(shí)較大，一旦時(shí)序緊張，后端工具需要花費(fèi)很多時(shí)間去優(yōu)化，玩玩結(jié)果還不理想。

如下圖所示：黑色點(diǎn)為end_point

A圖所示,扇出高并且end_point很分散，在高扇出情況中很常見(jiàn)，后端工具實(shí)現(xiàn)花費(fèi)時(shí)間長(zhǎng)，并且很難優(yōu)化，走線延時(shí)比較大，時(shí)序比較緊張。

B圖所示：扇出不高但是end_point很分散，后端工具實(shí)現(xiàn)花費(fèi)時(shí)間教長(zhǎng)，優(yōu)化有難度，走線延時(shí)比較大，時(shí)序比較緊張。

C圖所示, 扇出不高并且end_point集中，是理想情況，后端工具實(shí)現(xiàn)簡(jiǎn)單，走線延時(shí)比較小。

IC設(shè)計(jì)RAM相關(guān)：RAM讀寫(xiě)沖突返回值

1、RAM讀寫(xiě)沖突返回值

在使用底層RAM IP的時(shí)候，以1R1W的ram為例，我們需要考慮 某個(gè)地址同時(shí)發(fā)生讀寫(xiě)操作的時(shí)候（俗稱(chēng)讀寫(xiě)沖突），RAM IP輸出的data_out是什么值，不同的廠家IP會(huì)不一樣，同一個(gè)廠家的不同ram也有可能不一樣。例如：發(fā)生讀寫(xiě)沖突時(shí)，有些ram會(huì)輸出老值，有些ram會(huì)輸出新值，有些ram輸出不確定的值

2、從設(shè)計(jì)角度考慮RAM讀寫(xiě)沖突返回值

從嚴(yán)謹(jǐn)?shù)脑O(shè)計(jì)角度看，應(yīng)該從方案設(shè)計(jì)角度避免此問(wèn)題。在verilog實(shí)現(xiàn)中，ram就不允許發(fā)生同時(shí)讀寫(xiě)同一個(gè)地址的情況，采用外部邏輯進(jìn)行讀寫(xiě)沖突保護(hù)。原因如下：

不同ram IP在讀寫(xiě)沖突時(shí)，讀寫(xiě)沖突返回值不一樣，容易出錯(cuò)。

不同項(xiàng)目使用的工藝不一樣，從而導(dǎo)致ram ip讀寫(xiě)沖突返回值不一致，不利于代碼復(fù)用。

IC設(shè)計(jì)RAM相關(guān)：ECC校驗(yàn)原理基礎(chǔ)

1、ECC校驗(yàn)基礎(chǔ)

Ram的ECC校驗(yàn)通?；诤Ｃ鞔a編碼原理實(shí)現(xiàn)，使用海明碼編碼需要額外的bit位存儲(chǔ)校驗(yàn)位，ECC校驗(yàn)僅能糾正1bit的，無(wú)法糾正2bit以及以上數(shù)據(jù)錯(cuò)誤，能發(fā)現(xiàn)部分多bit位錯(cuò)誤的情況。

2、RAM ECC校驗(yàn)實(shí)現(xiàn)原理

如圖所示為1r1w的ram為例，cfg_32x119_ram_wrapper為verilog代碼直接調(diào)用層次的ram_wrapper，表示了一個(gè)深度為32，數(shù)據(jù)位寬為119bit的ram。ram_asic.v為真實(shí)的ram IP。其中119bit的數(shù)據(jù)位寬緊張ECC計(jì)算需要7bit的校驗(yàn)位，因此物理IP最少需要126bit的ram IP。通常memory產(chǎn)生工具會(huì)更具時(shí)鐘頻率，深度位寬等因素對(duì)ram進(jìn)行切分，因此本例中，使用了2個(gè)32x64的ram ip。

在data_in寫(xiě)入ram_asic模塊之前，會(huì)經(jīng)過(guò)ecc_gen模塊，產(chǎn)生7bit的ecc校驗(yàn)位，隨著數(shù)據(jù)一同寫(xiě)入ram_asic，其中data_in[63:0]寫(xiě)入第一個(gè)ram_asic，{2’b0,ecc_in[6:0]，data_in[118:64]}寫(xiě)入第二個(gè)ram_asic。從ram_asic讀出的數(shù)據(jù)會(huì)經(jīng)過(guò)ecc_out模塊經(jīng)過(guò)ecc校驗(yàn)，輸出校驗(yàn)后的data_out[118:0]和2bit的ecc_err_out告警。

編輯：黃飛

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