一文了解SOC的DFT策略及全芯片測(cè)試的內(nèi)容

01

概覽篇

芯片生產(chǎn)過程中引入的問題

1.制程缺陷-物理瑕疵

2.制程以外的缺陷

「一個(gè)非門的版圖中常見的fail」

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什么是DFT?為什么要做DFT?

1.Testing

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2.DFT

3.測(cè)試階段

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測(cè)試結(jié)果的評(píng)價(jià)

1.Fault Coverage

體現(xiàn)了DFT的質(zhì)量

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SOC的DFT策略以及全芯片測(cè)試的內(nèi)容

1.SOC的DFT策略

SOC ( System on Chip）是在同一塊芯片中集成了CPU、各種存儲(chǔ)器、總線系統(tǒng)、專用模塊以及多種l/O接口的系統(tǒng)級(jí)超大規(guī)模集成電路。

由于SOC芯片的規(guī)模比較大、內(nèi)部模塊的類型以及來源多樣，因此SOC芯片的DFT面臨著諸多問題。

2.SOC涉及到的測(cè)試問題

3.SOC的全面測(cè)試

誰的風(fēng)險(xiǎn)高就先測(cè)誰，DC一般都是第一。

DC test-DC參數(shù)測(cè)試

基于SCAN的測(cè)試

BIST-內(nèi)建自測(cè)試

BIST的種類與應(yīng)用

LogicBIST技術(shù)的優(yōu)缺點(diǎn)

Boundary Scan—JTAG

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三種不同的協(xié)議，不同的功能，不同支持。

Boundary Scan ?芯片與PAD之間連通性。FT

function pattern

ESD test

ETC.

DFT在整個(gè)IC設(shè)計(jì)中的位置

DFT與左邊四個(gè)都會(huì)有不同程度的涉及。

大多數(shù)會(huì)把DFT放到Flow里面。

DFT的流程以及每步做的事情

1.A DFT reference flow

The sequence of each DFT steps can be changed

Test ltems—理論基礎(chǔ)與工具實(shí)現(xiàn)

高亮的內(nèi)容是DFT需要重點(diǎn)關(guān)注的。

2.Scan Based Test

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還有基于latch，但是非主流

3.Fault model VS. Defect

4.Stuck-at Fault———用于低速測(cè)試

5.At-Speed Fault———用于在速測(cè)試

6.Transition Delay Fault Model

7.Path Delay model

8.D算法

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9.How Scan Test works

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這是一個(gè)pattern

10.Transition Launch Mode

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11.Full scan & Partial scan

12.ATSPEED TEST & OCC

Scan chain synthesis flow——綜合以后加入

Compression

減少測(cè)試時(shí)間

13.Multi-power DFT

功耗

FUNC下可能會(huì)多個(gè)電壓閾

但是DFT下面一般都是單個(gè)

大芯片多個(gè)電路全電壓說不定會(huì)燒測(cè)試幾臺(tái)：極少

ATPG-Automatic Test Pattern Generation

ATPG Focus

MBIST——綜合之前或之后

14.Compressor for ROM

15.Deal with shadow logic

16.High Speed Core MBIST

17.LBIST

18.Boundary Scan

19.Boundary scan architecture

20.制程缺陷-物理瑕疵

21.TAP Ports Hookup Pin (After Synthesis)

22.IDDQ

23.IDDQ defect

24.Powerfault IDDQ

Points to be considered related to DFT

審核編輯：黃飛

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