數(shù)字系統(tǒng)中硬件描述語(yǔ)言VHDL的簡(jiǎn)介

　　數(shù)字系統(tǒng)設(shè)計(jì)分為硬件設(shè)計(jì)和軟件設(shè)計(jì)， 但是隨著計(jì)算機(jī)技術(shù)、超大規(guī)模集成電路（CPLD、FPGA）的發(fā)展和硬件描述語(yǔ)言（HDL， Hardware Description Language）的出現(xiàn)，軟、硬件設(shè)計(jì)之間的界限被打破，數(shù)字系統(tǒng)的硬件設(shè)計(jì)可以完全用軟件來(lái)實(shí)現(xiàn)，只要掌握了HDL語(yǔ)言就可以設(shè)計(jì)出各種各樣的數(shù)字邏輯電路。

　　1.1 老的硬件設(shè)計(jì)方法

　　老的硬件設(shè)計(jì)方法有如下幾個(gè)特征：

　?。?） 采用自下而上的設(shè)計(jì)方法

　　使用該方法進(jìn)行硬件設(shè)計(jì)是從選擇具體元器件開(kāi)始，并用這些元器件進(jìn)行邏輯電路設(shè)計(jì)，從而完成系統(tǒng)的硬件設(shè)計(jì)，然后再將各功能模塊連接起來(lái)，完成整個(gè)系統(tǒng)的硬件設(shè)計(jì)，

　?。?） 采用通用邏輯元器件

　　通常采用74系列和CMOS4000系列的產(chǎn)品進(jìn)行設(shè)計(jì)

　?。?） 在系統(tǒng)硬件設(shè)計(jì)的后期進(jìn)行調(diào)試和仿真

　　只有在部分或全部硬件電路連接完畢，才可以進(jìn)行電路調(diào)試，一旦考慮不周到，系統(tǒng)設(shè)計(jì)存在較大缺陷，則要重新設(shè)計(jì)，使設(shè)計(jì)周期延長(zhǎng)。

　?。?） 設(shè)計(jì)結(jié)果是一張電路圖

　　當(dāng)設(shè)計(jì)調(diào)試完畢后，形成電原理圖，該圖包括元器件型號(hào)和信號(hào)之間的互連關(guān)系等等。

　　老的硬件設(shè)計(jì)方法已經(jīng)使用了幾十年，是廣大電子工程師熟悉和掌握的一種方法，但是現(xiàn)在這種方法老了，不僅方法老了，就連使用的元器件也老了。

　　1.2 使用HTL的硬件設(shè)計(jì)方法

　　所謂硬件描述語(yǔ)言，就是利用一種人和計(jì)算機(jī)都能識(shí)別的語(yǔ)言來(lái)描述硬件電路的功能，信號(hào)連接關(guān)系及定時(shí)關(guān)系，它可以比電原理圖更能表示硬件電路的特性。

　　該方法有如下特征：

　?。?） 支持自頂向下的設(shè)計(jì)方法

　　所謂自頂向下的設(shè)計(jì)方法就是從系統(tǒng)的總體要求出發(fā)，自頂向下分三個(gè)層次對(duì)系統(tǒng)硬件進(jìn)行設(shè)計(jì)。

　　第一個(gè)層次是行為描述，所謂行為描述，實(shí)際就是對(duì)整個(gè)系統(tǒng)的數(shù)學(xué)模型的描述，在行為描述階段，并不真正考慮其實(shí)際操作和算法怎么實(shí)現(xiàn)，而是考慮系統(tǒng)的結(jié)構(gòu)和工作過(guò)程是否能達(dá)到系統(tǒng)設(shè)計(jì)規(guī)格書(shū)的要求。