verilog中單/雙/三always塊狀態(tài)機寫法

　　三段式結(jié)構(gòu)中，2個時序always塊分別用來描述現(xiàn)態(tài)邏輯轉(zhuǎn)移，及輸出賦值。組合always塊用于描述狀態(tài)轉(zhuǎn)移的條件。這種結(jié)構(gòu)是寄存器輸出，輸出無毛刺，而且代碼更清晰易讀，特別是對于復雜的狀態(tài)機來說，但是消耗的面積也更多點。這是一種比較流行的狀態(tài)機結(jié)構(gòu)。