基于AES算法硬件優(yōu)化及IP核應(yīng)用

　　根據(jù)AES算法的特點(diǎn)，從3方面對(duì)算法硬件實(shí)現(xiàn)進(jìn)行改進(jìn)：列混合部分使用查找表代替矩陣變換，降低算法實(shí)現(xiàn)的運(yùn)算復(fù)雜度，采用流水線結(jié)構(gòu)優(yōu)化關(guān)鍵路徑一密鑰拓展，提升加密速度，利用FPGA定制RAM （BRAM）預(yù)存查找表進(jìn)一步提升加密速度。優(yōu)化后的AES算法在Virtex -6xc6vlx240T（速度等級(jí)-3）FPGA上實(shí)現(xiàn)，結(jié)果發(fā)現(xiàn)，AES算法共占用1 139個(gè)Slice，最大頻率達(dá)到443.99 MHz，通量達(dá)到56.83 Gbit/s，效率達(dá)到49.89 （Mbit/s）/Slice;然后，對(duì)AES算法進(jìn)行接口邏輯聲明，將優(yōu)化后AES算法封裝成自定制IP核；最后，采用基于NIOS II的SOPC技術(shù)，構(gòu)建了一個(gè)嵌入式AES算法加密系統(tǒng)，實(shí)現(xiàn)了數(shù)據(jù)通信中的高速加密。